KR100475537B1 - Plate for forming metal wires and method for forming metal wires using the same - Google Patents
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Abstract
본 발명은 금속배선 형성용 원판 및 그를 이용한 금속배선 형성 방법에 관한 것으로, 다수의 트렌치 형성용 양각패턴 및 다수의 비아홀 형성용 양각패턴을 갖는 금속배선 형성용 원판을 제작한다. 금속배선 형성용 원판을 이용하여 트렌치 및 비아홀이 성형된 다층 구조의 절연막 패턴을 얻고, 다마신 공정으로 트렌치 및 비아홀에 금속을 매립하여 하부 금속배선과 전기적으로 연결되는 상부 금속배선을 형성한다. 본 발명은 사진 및 식각 공정을 적용하지 않음으로써 사진 및 식각 과정에서 발생되는 불량으로 인한 수율 및 신뢰성 저하가 방지되며, 공정단계의 감소를 통해 생산비용을 절감시키고 생산성을 향상시킬 수 있다.The present invention relates to a metal wiring forming disc and a metal wiring forming method using the same, to fabricate a metal wiring forming plate having a plurality of trench-formed embossed pattern and a plurality of via hole-formed embossed pattern. The insulating film pattern having the multilayer structure formed by forming the trench and the via hole is obtained by using the metal wiring forming disc, and the upper metal wiring electrically connected to the lower metal wiring is formed by embedding the metal in the trench and the via hole by the damascene process. The present invention is not applied to the photo and etching process to prevent the yield and reliability deterioration due to defects generated in the photo and etching process, it is possible to reduce the production cost and improve the productivity through the reduction of the process step.
Description
본 발명은 금속배선 형성용 원판 및 그를 이용한 금속배선 형성 방법에 관한 것으로, 더욱 상세하게는 형성하고자 하는 배선 형태의 양각패턴이 형성된 원판을 이용하여 다층 구조의 절연막 패턴을 성형하고, 절연막 패턴에 형성된 트렌치 및 비아홀에 다마신 공정으로 금속배선을 형성할 수 있도록 한 금속배선 형성용 원판 및 그를 이용한 금속배선 형성 방법에 관한 것이다.The present invention relates to a metal wiring forming disc and a metal wiring forming method using the same, and more particularly, to form an insulating film pattern of a multi-layer structure using an original plate formed with an embossed pattern of the wiring form to be formed, and formed on the insulating film pattern The present invention relates to a metal wiring forming disc and a metal wiring forming method using the same, wherein the metal wiring can be formed in the trench and the via hole by a damascene process.
종래에는 도 1a에 도시된 바와 같이 소정의 공정을 거친 실리콘 기판(1) 상에 하부 저유전 절연막(2)이 형성된 상태에서 하부 저유전 절연막(2) 상에 연마정지층(3)을 형성한다. 연마정지층(3)과 하부 저유전 절연막(2)을 패터닝하여 소정 깊이의 트렌치를 형성하고, 전체 상부면에 확산 방지 금속막(4) 및 구리박막(5)을 순차적으로 형성한다. 연마정지층(3) 상에 증착된 구리박막(5) 및 확산 방지 금속막(4)을 화학적기계적연마(Chemical Mechanical Polishing; CMP) 공정으로 제거하여 트렌치 내에 확산 방지 금속막(4)에 의해 둘려 쌓여진 구리배선(5)을 형성한다.Conventionally, as shown in FIG. 1A, the polishing stop layer 3 is formed on the lower low dielectric insulating film 2 in a state where the lower low dielectric insulating film 2 is formed on the silicon substrate 1 that has undergone a predetermined process. . The polishing stop layer 3 and the lower low dielectric insulating film 2 are patterned to form trenches of a predetermined depth, and the diffusion preventing metal film 4 and the copper thin film 5 are sequentially formed on the entire upper surface. The copper thin film 5 and the anti-diffusion metal film 4 deposited on the polishing stop layer 3 are removed by a chemical mechanical polishing (CMP) process and surrounded by the anti-diffusion metal film 4 in the trench. The stacked copper wirings 5 are formed.
도 1b에 도시된 바와 같이, 전체 상부면에 다층 구조의 상부 저유전 절연막(6a 내지 6e)을 순차적으로 형성하고, 상부 저유전 절연막(6e) 상에 비아홀 형성용 마스크 패턴(7)을 형성한다. 마스크 패턴(7)을 식각 마스크로 이용한 식각공정으로 상부 저유전 절연막(6e 내지 6b)을 소정 깊이 식각하여 비아홀(8)을 형성한다. 이 때, 상부 저유전 절연막(6a)이 식각정지층으로 이용된다. As shown in FIG. 1B, the upper low dielectric insulating layers 6a to 6e having a multi-layer structure are sequentially formed on the entire upper surface, and the via hole forming mask pattern 7 is formed on the upper low dielectric insulating layer 6e. . In the etching process using the mask pattern 7 as an etching mask, the upper low dielectric insulating layers 6e to 6b are etched to a predetermined depth to form the via holes 8. At this time, the upper low dielectric insulating film 6a is used as an etch stop layer.
도 1c에 도시된 바와 같이, 마스크 패턴(7)을 제거한 후 상부 저유전 절연막(6e) 상에 트렌치 형성용 마스크 패턴(9)을 형성하고, 마스크 패턴(9)을 식각 마스크로 이용한 식각공정으로 상부 저유전 절연막(6e 및 6d)을 식각하여 트렌치(10)를 형성하는 동시에 잔류된 상부 저유전 절연막(6a)을 식각하여 구리배선(5)이 노출되도록 비아홀(8)을 완성한다. 이 때, 상부 저유전 절연막(6c)이 식각정지층으로 이용된다. As shown in FIG. 1C, after the mask pattern 7 is removed, the trench pattern mask pattern 9 is formed on the upper low dielectric insulating film 6e, and the etching process using the mask pattern 9 as an etching mask. The upper low dielectric insulating layers 6e and 6d are etched to form the trenches 10, and the remaining upper low dielectric insulating layers 6a are etched to complete the via holes 8 to expose the copper wirings 5. At this time, the upper low dielectric insulating film 6c is used as an etch stop layer.
도 1d에 도시된 바와 같이, 트렌치(10) 및 비아홀(8)을 포함하는 전체 상부면에 확산 방지 금속막(11) 및 구리박막(12)을 순차적으로 형성한다. 상부 저유전 절연막(6e) 상에 증착된 구리박막(12) 및 확산 방지 금속막(11)을 화학적기계적연마(CMP) 공정으로 제거하여 트렌치 내에 확산 방지 금속막(11)에 의해 둘려 쌓여진 구리배선(12)을 형성한다. 구리배선(12)은 비아홀(8)을 통해 하부의 구리배선(5)과 연결된다. As shown in FIG. 1D, the diffusion barrier metal film 11 and the copper thin film 12 are sequentially formed on the entire upper surface including the trench 10 and the via hole 8. The copper thin film 12 and the anti-diffusion metal film 11 deposited on the upper low dielectric insulating film 6e are removed by a chemical mechanical polishing (CMP) process, and the copper wiring enclosed by the anti-diffusion metal film 11 in the trench is stacked. (12) is formed. The copper wiring 12 is connected to the lower copper wiring 5 through the via hole 8.
상기와 같이 다마신 공정을 이용하여 다층 구조의 금속배선을 형성하는 종래의 방법에서는 비아홀 또는 트렌치를 형성하기 위한 사진공정시 하부 구리배선에 의한 난반사와 표면의 평탄도 등에 의해 여러 가지의 문제점이 발생되어 미세 크기의 패턴을 형성하는 데 많은 어려움이 따른다. 또한, 식각 과정에서 저유전 절연막의 손실 또는 패턴의 뭉개짐이 발생되어 불량이 초래되며, 다층 구조의 배선을 형성하기 위해 다단계의 사진 및 식각 공정이 진행되어야 한다.As described above, in the conventional method of forming a metal structure having a multi-layer structure using a damascene process, various problems occur due to diffuse reflection and surface flatness due to lower copper wiring during the photolithography process for forming via holes or trenches. There is a lot of difficulty in forming a fine size pattern. In addition, loss of the low dielectric insulating film or crushing of the pattern may occur in the etching process, resulting in defects, and a multi-stage photographic and etching process must be performed to form a multi-layered wiring.
따라서 본 발명은 배선 형태의 양각패턴이 형성된 원판을 이용하여 다층 구조의 절연막 패턴을 성형하므로써 상기한 단점을 해소할 수 있는 금속배선 형성용 원판 및 그를 이용한 금속배선 형성 방법을 제공하는 데 그 목적이 있다.Accordingly, an object of the present invention is to provide a metal wiring forming plate and a metal wiring forming method using the same, which can solve the above-mentioned disadvantages by molding an insulating film pattern having a multilayer structure using an original plate having an embossed pattern in the form of a wiring. have.
상기한 목적을 달성하기 위한 본 발명에 따른 금속배선 형성용 원판은 다수의 제 1 및 제 2 주입구가 각각 형성되고 가장자리부에는 소정 높이의 측벽이 형성된 플레이트와, 상기 플레이트 상에 형성된 다수의 트렌치 형성용 양각패턴과, 상기 트렌치 형성용 양각패턴 상에 형성된 다수의 비아홀 형성용 양각패턴을 포함하는 것을 특징으로 한다. In order to achieve the above object, a metal wiring forming disc according to the present invention includes a plate having a plurality of first and second injection holes formed therein and a sidewall having a predetermined height formed at an edge thereof, and a plurality of trenches formed on the plate. And an embossed pattern for forming a plurality of via holes formed on the trench embossed pattern and the trench forming embossed pattern.
또한, 상기한 목적을 달성하기 위한 본 발명에 따른 원판을 이용한 금속배선 형성 방법은 a) 소정의 공정을 거친 실리콘 기판 상에 저유전 절연막을 형성하고 상기 저유전 절연막에 트렌치를 형성하는 단계와, b) 상기 트렌치 내에 하부 금속배선을 형성하는 단계와, c) 다수의 제 1 및 제 2 주입구가 각각 형성되고 가장자리부에는 소정 높이의 측벽이 형성된 플레이트와, 상기 플레이트 상에 형성된 다수의 트렌치 형성용 양각패턴과, 상기 트렌치 형성용 양각패턴 상에 형성된 다수의 비아홀 형성용 양각패턴으로 이루어진 원판을 상기 실리콘 기판 상에 밀착시키는 단계와, d) 상기 제 1 주입구를 통해 소정 량의 제 1 절연물질을 주입한 후 열처리하는 단계와, e) 상기 제 2 주입구를 통해 내부가 채워지도록 제 2 절연물질을 주입한 후 열처리하는 단계와, f) 상기 원판을 제거하여 상기 트렌치 형성용 양각패턴에 의해 성형된 다수의 트렌치 및 상기 비아홀 형성용 양각패턴에 의해 성형된 다수의 비아홀을 갖는 다층 구조의 절연막 패턴을 얻는 단계와, g) 상기 트렌치 내에 상기 비아홀을 통해 상기 하부 금속배선과 연결되는 상부 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, the metal wiring forming method using a disc according to the present invention for achieving the above object is a) forming a low dielectric insulating film on a silicon substrate subjected to a predetermined process and forming a trench in the low dielectric insulating film, b) forming a lower metal interconnection in the trench; c) a plate having a plurality of first and second injection holes formed therein and a sidewall having a predetermined height formed at an edge thereof, and for forming a plurality of trenches formed on the plate. Adhering a disc comprising an embossed pattern and a plurality of via hole forming embossed patterns formed on the trench forming embossed pattern to the silicon substrate; d) a predetermined amount of the first insulating material is formed through the first injection hole; Injecting and heat-treating, and e) injecting and heat-treating a second insulating material to fill the inside through the second inlet, and f) Removing the original plate to obtain an insulating layer pattern having a multilayer structure having a plurality of trenches formed by the trench forming embossed pattern and a plurality of via holes formed by the via hole forming embossed pattern; g) forming the insulating layer in the trench; And forming an upper metal wiring connected to the lower metal wiring through a via hole.
상기 d) 및 e) 단계에서 상기 실리콘 기판 및 원판은 100 내지 450℃의 온도로 유지되는 것을 특징으로 한다.In the steps d) and e), the silicon substrate and the disc are maintained at a temperature of 100 to 450 ℃.
상기 제 1 절연물질은 탄소를 함유하거나 저밀도의 유기 또는 무기 계열의 물질이며, 3000 내지 30000Å의 두께로 주입되고, 상기 제 2 절연물질은 연마정지층 역할을 할 수 있는 2.0 내지 4.5의 유전율을 갖는 무기 계열의 물질인 것을 특징으로 한다. The first insulating material is a carbon-containing or low-density organic or inorganic-based material, is injected to a thickness of 3000 to 30000Å, the second insulating material has a dielectric constant of 2.0 to 4.5 that can serve as a polishing stop layer Characterized in that the inorganic material.
상기 d) 및 e) 단계의 열처리는 1기압 이상의 불활성 기체 분위기에서 10초 내지 10분동안 실시되는 것을 특징으로 하는 금속배선 형성 방법. The heat treatment of the steps d) and e) is performed for 10 seconds to 10 minutes in an inert gas atmosphere of 1 atm or more.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 따른 금속배선 형성용 원판을 설명하기 위한 단면도이다.2 is a cross-sectional view for explaining a metal wiring forming disc according to the present invention.
본 발명에 따른 금속배선 형성용 원판(20)은 다수의 제 1 및 제 2 주입구(20c 및 20d)가 각각 형성되고 가장자리부에는 소정 높이의 측벽(20b)이 형성된 원형의 플레이트(20a), 플레이트(20a) 상에 형성된 다수의 트렌치 형성용 양각패턴(21) 및 양각패턴(21) 상에 형성된 다수의 비아홀 형성용 양각패턴(22)으로 이루어진다.The metal wire forming disc 20 according to the present invention has a circular plate 20a and a plate having a plurality of first and second injection holes 20c and 20d formed therein, and sidewalls 20b having predetermined heights formed at edges thereof. A plurality of trench formation relief patterns 21 formed on the 20a and a plurality of via hole formation relief patterns 22 formed on the relief pattern 21 are formed.
본 발명의 금속배선 형성용 원판은 하부에 위치하는 기판의 미세 굴곡과 상부로부터 인가되는 압력에 대응할 수 있도록 탄성을 가지며, 마모에 대한 내성이 우수하고 고융점계의 금속인 Ti, Ta, W 등으로 제작하거나, 상기 금속의 질소화합물 또는 Al2O3 등의 세라믹으로 제작할 수 있다. 제 1 및 제 2 주입구(20c 및 20d)는 절연물질이 균일한 두께로 매립될 수 있도록 균일한 분포로 형성되며, 다른 종류의 절연물질을 각각 주입할 수 있도록 구분되어야 한다. 트렌치 형성용 양각패턴(21) 및 비아홀 형성용 양각패턴(22)은 사진 및 식각 공정 또는 다마신 공정으로 형성할 수 있는데, 식각 공정으로는 반응성 이온식각(Reactive Ion Etching; RIE) 방법을 이용한다.The metal wire forming disc of the present invention has elasticity to cope with the minute bending of the substrate located below and the pressure applied from the top, and has excellent resistance to abrasion and is a metal of high melting point system such as Ti, Ta, W, and the like. Or a ceramic such as a nitrogen compound of the metal or Al 2 O 3 . The first and second injection holes 20c and 20d are formed in a uniform distribution so that the insulating material can be embedded with a uniform thickness, and must be separated to inject different types of insulating materials, respectively. The trench formation relief pattern 21 and the via hole formation relief pattern 22 may be formed by a photolithography or etching process or a damascene process, and the etching process may use a reactive ion etching (RIE) method.
도 3a 내지 도 3f는 도 2와 같이 구성된 본 발명의 금속배선 형성용 원판을 이용하여 다층 구조의 금속배선을 형성하는 과정을 도시한다.3A to 3F illustrate a process of forming a metal wiring having a multi-layer structure by using the metal wire forming disk of the present invention configured as shown in FIG. 2.
도 3a를 참조하면, 소정의 공정을 거친 실리콘 기판(31) 상에 하부 저유전 절연막(32)이 형성된 상태에서 하부 저유전 절연막(32) 상에 연마정지층(33)을 형성한다. 연마정지층(33)과 하부 저유전 절연막(32)을 패터닝하여 소정 깊이의 미세 트렌치를 형성하고, 전체 상부면에 확산 방지 금속막(34) 및 구리박막(35)을 순차적으로 형성한다. 연마정지층(33) 상에 증착된 구리박막(35) 및 확산 방지 금속막(34)을 화학적기계적연마(CMP) 공정으로 제거하여 트렌치 내에 확산 방지 금속막(34)에 의해 둘려 쌓여진 구리배선(35)을 형성한다. 이 후 구리배선(35)의 표면에만 선택적으로 확산 방지 금속막(36)을 형성한다. 확산 방지 금속막(36)은 후속 공정에서 구리(Cu)의 확산을 막아 기판이나 장비의 오염을 방지하며 상부에 형성될 금속배선과의 전기적 접촉을 용이하게 한다.Referring to FIG. 3A, the polishing stop layer 33 is formed on the lower low dielectric insulating film 32 in a state where the lower low dielectric insulating film 32 is formed on the silicon substrate 31 that has undergone a predetermined process. The polishing stop layer 33 and the lower low dielectric insulating film 32 are patterned to form fine trenches having a predetermined depth, and the diffusion preventing metal film 34 and the copper thin film 35 are sequentially formed on the entire upper surface. The copper thin film 35 and the anti-diffusion metal film 34 deposited on the polishing stop layer 33 are removed by a chemical mechanical polishing (CMP) process, and the copper wiring stacked by the anti-diffusion metal film 34 in the trench is formed. 35). Thereafter, the diffusion barrier metal film 36 is selectively formed only on the surface of the copper wiring 35. The diffusion preventing metal film 36 prevents the diffusion of copper (Cu) in a subsequent process to prevent contamination of the substrate or the equipment and facilitates electrical contact with the metal wiring to be formed thereon.
도 3b를 참조하면, 실리콘 기판(31) 상에 도 2와 같이 구성된 원판(20)을 위치시킨 후 적절한 압력을 가하여 측벽(20b)이 실리콘 기판(31)의 가장자리면과 밀착되도록 한다. 원판(20)과 실리콘 기판(31)이 완전히 밀봉되어야 금속배선 간의 완전한 접촉이 이루어지고 절연막의 외부 누출도 방지된다.Referring to FIG. 3B, after placing the original plate 20 configured as shown in FIG. 2 on the silicon substrate 31, an appropriate pressure is applied so that the side wall 20b is in close contact with the edge surface of the silicon substrate 31. The disc 20 and the silicon substrate 31 must be completely sealed to ensure complete contact between the metal wiring and to prevent external leakage of the insulating film.
도 3c를 참조하면, 제 1 주입구(20c)를 통해 액체 상태 또는 일정한 점도를 갖는 졸(Sol) 또는 겔(Gel) 상태의 저유전 절연물질(37a)을 소정 두께 주입한 후 저유전 절연물질(37a)에 포함된 용제를 제거하는 동시에 막질이 치밀해지도록 1기압 이상의 불활성 기체 분위기에서 10초 이상 예를들어, 10초 내지 10분동안 열처리한다. 이 때 원판(20)과 실리콘 기판(31)을 100 내지 450℃의 온도로 유지되도록 한다. 저유전 절연물질(37a)로는 탄소를 함유하거나 저밀도의 유기 또는 무기 계열의 물질을 사용하며, 주입되는 두께는 3000 내지 30000Å 정도가 되도록 한다. Referring to FIG. 3C, a low dielectric insulation material 37 is injected through a first thickness of a low dielectric insulation material 37a in a liquid state or a sol or gel state having a predetermined viscosity through a first injection hole 20c. The heat treatment is performed for 10 seconds or more, for example, 10 seconds to 10 minutes in an inert gas atmosphere of 1 atm or more to remove the solvent contained in 37a) and at the same time make the film quality dense. At this time, the original plate 20 and the silicon substrate 31 are maintained at a temperature of 100 to 450 ℃. As the low dielectric insulating material 37a, a carbon-containing or low-density organic or inorganic-based material is used, and the injected thickness is about 3000 to 30000 kPa.
도 3d를 참조하면, 제 2 주입구(20d)를 통해 액체 상태 또는 일정한 점도를 갖는 졸(Sol) 또는 겔(Gel) 상태의 연마정지층 물질(37b)을 내부의 공간부가 완전히 매립되도록 주입한 후 연마정지층 물질(37b) 및 저유전 절연물질(37a)에 포함된 용제를 제거하는 동시에 막질이 치밀해지도록 1기압 이상의 불활성 기체 분위기에서 10초 이상 예를들어, 10초 내지 10분동안 열처리한다. 이 때 원판(20)과 실리콘 기판(31)을 100 내지 450℃의 온도로 유지되도록 한다. 연마정지층 물질(37b)로는 2.0 내지 4.5 정도의 유전율을 갖는 무기 계열의 물질을 사용한다. Referring to FIG. 3D, after injecting the polishing stop layer material 37b in a sol or gel state in a liquid state or a constant viscosity through the second injection hole 20d to completely fill the space part therein. 10 seconds or more, for example, 10 seconds to 10 minutes in an inert gas atmosphere of 1 atm or more to remove the solvent contained in the polishing stop layer material 37b and the low dielectric insulating material 37a and at the same time make the film quality dense. . At this time, the original plate 20 and the silicon substrate 31 are maintained at a temperature of 100 to 450 ℃. As the polishing stop layer material 37b, an inorganic material having a dielectric constant of about 2.0 to 4.5 is used.
저유전 절연물질(37a) 및 연마정지층 물질(37b)의 막질을 치밀하게 하기 위한 열처리 과정에서 발생되는 수축이 기판(31)과 수직 방향으로 유지되지 않을 경우 원판(20)의 트렌치 형성용 양각패턴(21) 및 비아홀 형성용 양각패턴(22)과 저유전 절연물질(37a) 및 연마정지층 물질(37b) 사이가 과도하게 분리되어 패턴의 모양이 불량해진다. 따라서 본 발명에서는 도 3c 및 도 3d의 열처리를 1기압 이상의 불활성 기체 분위기에서 10초 이상 실시함으로써 1기압 이상의 압력이 비등방성으로 기판(31)과 수직 방향으로 가해지도록 한다.Embossing for forming trenches in the original plate 20 when the shrinkage generated during the heat treatment process for densifying the film quality of the low dielectric insulating material 37a and the polishing stop layer material 37b is not maintained in a direction perpendicular to the substrate 31. The pattern 21 and the embossed pattern 22 for forming the via hole and the low dielectric insulating material 37a and the polishing stop layer material 37b are excessively separated, resulting in poor shape of the pattern. Therefore, in the present invention, the heat treatment of FIGS. 3C and 3D is performed for 10 seconds or more in an inert gas atmosphere of 1 atm or more, so that the pressure of 1 atm or more is anisotropically applied to the substrate 31 in the vertical direction.
도 3e를 참조하면, 실리콘 기판(31)으로부터 원판(20)을 분리하면 원판(20)에 형성된 다수의 트렌치 형성용 양각패턴(21)에 의해 성형된 다수의 트렌치(38) 및 다수의 비아홀 형성용 양각패턴(22)에 의해 성형된 다수의 비아홀(39)을 갖는 다층 구조 즉, 저유전 절연물질(37a) 및 연마정지층 물질(37b)로 이루어진 절연막 패턴(37)이 제작된다.Referring to FIG. 3E, when the disc 20 is separated from the silicon substrate 31, a plurality of trenches 38 and a plurality of via holes formed by a plurality of trench forming relief patterns 21 formed on the disc 20 are formed. A multi-layer structure having a plurality of via holes 39 formed by the dragon relief pattern 22, that is, an insulating film pattern 37 made of a low dielectric insulating material 37a and a polishing stop layer material 37b is fabricated.
도 3f를 참조하면, 트렌치(38) 및 비아홀(39)을 포함하는 절연막 패턴(37)의 전체 상부면에 확산 방지 금속막(40) 및 구리박막(41)을 순차적으로 형성한다. 절연막 패턴(37) 상에 증착된 구리박막(41) 및 확산 방지 금속막(40)을 화학적기계적연마(CMP) 공정으로 제거하여 트렌치(38) 내에 확산 방지 금속막(40)에 의해 둘려 쌓여진 구리배선(41)을 형성한다. 이 때, 비아홀(39) 상부의 구리배선(41)은 비아홀(39)에 매립된 확산 방지 금속막(40) 및 구리박막(41)에 의해 하부의 구리배선(35)과 전기적으로 연결된다. 이 후 구리배선(41)의 표면에만 선택적으로 확산 방지 금속막(42)을 형성한다. Referring to FIG. 3F, the diffusion barrier metal film 40 and the copper thin film 41 are sequentially formed on the entire upper surface of the insulating film pattern 37 including the trench 38 and the via hole 39. The copper thin film 41 and the anti-diffusion metal film 40 deposited on the insulating film pattern 37 are removed by a chemical mechanical polishing (CMP) process, and the copper is surrounded by the anti-diffusion metal film 40 in the trench 38. The wiring 41 is formed. At this time, the copper wiring 41 above the via hole 39 is electrically connected to the lower copper wiring 35 by the diffusion preventing metal film 40 and the copper thin film 41 embedded in the via hole 39. Thereafter, the diffusion preventing metal film 42 is selectively formed only on the surface of the copper wiring 41.
상기 확산 방지 금속막(34 및 40)은 Ta, TaN, TiN, TiNSi, WN, WCN 또는 이들 금속의 조합으로 이루어진 합금을 물리기상증착(PVD), 화학기상증착(CVD) 또는 원자층증착(ALD) 방법으로 증착하여 형성하며, 0.5 내지 50㎚의 두께로 형성한다.The diffusion barrier metal layers 34 and 40 may be formed by physical vapor deposition (PVD), chemical vapor deposition (CVD), or atomic layer deposition (ALD) of Ta, TaN, TiN, TiNSi, WN, WCN, or an alloy consisting of a combination of these metals. It is formed by evaporation) method, and is formed to a thickness of 0.5 to 50nm.
상기 구리박막(35 및 41)은 전기도금, 무전해 도금 또는 화학기상증착(CVD) 방법으로 트렌치가 완전히 매립될 때까지 200 내지 2000㎚ 두께의 구리(Cu)를 증착하여 형성한다.The copper thin films 35 and 41 are formed by depositing copper (Cu) having a thickness of 200 to 2000 nm until the trench is completely embedded by electroplating, electroless plating, or chemical vapor deposition (CVD).
상기 구리배선(35 및 41)의 표면에 형성되는 확산 방지 금속막(36 및 42)은 W, Ti, Ta 등의 고융점 금속이나, Ni, Co, P, B 등의 화합물로 형성할 수 있으며, 선택적 무전해 도금법 등을 이용하면 구리배선(35 및 41)의 표면에만 1 내지 100㎚ 두께의 확산 방지 금속막(36 및 42)을 선택적으로 형성할 수 있다. The diffusion preventing metal films 36 and 42 formed on the surfaces of the copper wirings 35 and 41 may be formed of a high melting point metal such as W, Ti, Ta, or a compound such as Ni, Co, P, or B. By using the selective electroless plating method, the diffusion preventing metal films 36 and 42 having a thickness of 1 to 100 nm can be selectively formed only on the surfaces of the copper wirings 35 and 41.
상기와 같은 도 3b 내지 도 3f의 공정을 반복적으로 실시하면 원하는 다층 구조의 금속배선을 형성할 수 있다.By repeatedly performing the process of FIGS. 3B to 3F as described above, a metal wiring having a desired multilayer structure can be formed.
상술한 바와 같이 본 발명은 다수의 트렌치 형성용 양각패턴 및 다수의 비아홀 형성용 양각패턴을 갖는 금속배선 형성용 원판을 제작하고, 이를 이용하여 트렌치 및 비아홀이 성형된 다층 구조의 절연막 패턴을 얻는다. 그리고 다마신 공정으로 트렌치 및 비아홀에 금속을 매립하여 하부 금속배선과 전기적으로 연결되는 상부 금속배선을 형성한다.As described above, the present invention manufactures a metal wiring forming disc having a plurality of trench formation relief patterns and a plurality of via hole formation relief patterns, and obtains an insulating layer pattern having a multilayer structure in which trenches and via holes are formed. In addition, a metal is embedded in the trench and the via hole by a damascene process to form an upper metal wiring electrically connected to the lower metal wiring.
본 발명은 사진 및 식각 공정을 적용하지 않음으로써 사진 및 식각 과정에서 발생되는 불량으로 인한 수율 및 신뢰성 저하를 방지하며, 공정 단계의 감소를 통해 생산비용을 절감시키고 생산성을 향상시킬 수 있다. 또한, 단일 물질로 절연막 패턴을 형성하면 후속 금속층 연마(CMP) 과정에서 절연막 패턴의 낮은 기계적 강도, 파티클(Particle)의 발생, 연마제(Chemistry)에 의한 손상 등으로 인한 문제점이 발생되지만, 본 발명은 연마정지층을 포함하는 다층 구조의 절연막 패턴을 형성함으로써 이와 같은 문제점이 발생되지 않도록 한다. The present invention prevents yield and reliability deterioration due to defects generated in the photolithography and etching processes by not applying the photolithography and etching processes, and can reduce production costs and improve productivity through the reduction of process steps. In addition, when the insulating film pattern is formed of a single material, problems due to low mechanical strength of the insulating film pattern, generation of particles, damage caused by a chemical agent, etc. are generated in the subsequent metal layer polishing (CMP) process. Such a problem is prevented from forming by forming an insulating film pattern having a multilayer structure including the polishing stop layer.
도 1a 내지 도 1d는 종래 반도체 소자의 금속배선 형성 방법을 설명하기 위한 단면도.1A to 1D are cross-sectional views illustrating a metal wiring forming method of a conventional semiconductor device.
도 2는 본 발명에 따른 금속배선 형성용 원판을 설명하기 위한 단면도.Figure 2 is a cross-sectional view for explaining a metal wiring forming disc according to the present invention.
도 3a 내지 도 3f는 본 발명에 따른 금속배선 형성용 원판을 이용한 금속배선 형성 방법을 설명하기 위한 단면도.3A to 3F are cross-sectional views for explaining a metal wiring forming method using a metal wiring forming disc according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
1, 31: 실리콘 기판1, 31: silicon substrate
2, 32: 하부 저유전 절연막2, 32: lower dielectric insulating film
3, 33: 연마정지층3, 33: abrasive stop layer
4, 11, 34, 36, 40, 42: 확산 방지 금속막4, 11, 34, 36, 40, 42: diffusion preventing metal film
5, 12, 35, 41: 구리배선5, 12, 35, 41: copper wiring
6a 내지 6e: 상부 저유전 절연막6a to 6e: upper low dielectric insulating film
7: 비아홀 형성용 마스크 패턴7: Mask pattern for via hole formation
8, 39: 비아홀8, 39: Via Hole
9: 트렌치 형성용 마스크 패턴9: mask pattern for trench formation
10, 38: 트렌치10, 38: trench
20: 원판20: disc
20a: 플레이트20a: plate
20b: 측벽20b: sidewall
20c 및 20d: 제 1 및 제 2 주입구20c and 20d: first and second inlets
21: 트렌치 형성용 양각패턴21: embossed pattern for trench formation
22: 비아홀 형성용 양각패턴22: embossed pattern for via hole formation
37a: 저유전 절연물질37a: low dielectric insulation
37b: 연마정지층37b: abrasive stop layer
37: 절연막 패턴37: insulating film pattern
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