JP2003086679A - Integrated circuit device and its manufacturing method - Google Patents
Integrated circuit device and its manufacturing methodInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、下部配線と上部配
線とが接続配線で導通している集積回路装置、このよう
な集積回路装置の製造方法、に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an integrated circuit device in which a lower wiring and an upper wiring are electrically connected by a connection wiring, and a method for manufacturing such an integrated circuit device.
【０００２】[0002]
【従来の技術】現在、集積回路の高性能化や微細化が要
求されており、各種の製造方法や使用材料が研究されて
いる。例えば、集積回路の配線にはポリシリコンやアル
ミニウムが多用されてきたが、集積回路の高性能化や微
細化を実現するためには更に低抵抗の材料が必要であ
る。2. Description of the Related Art At present, there is a demand for high performance and miniaturization of integrated circuits, and various manufacturing methods and materials to be used have been studied. For example, polysilicon and aluminum have been frequently used for wiring of integrated circuits, but a material having a lower resistance is required to realize high performance and miniaturization of integrated circuits.
【０００３】そこで、集積回路の微細な配線を銅で形成
することが創案されたが、銅は物性的にエッチングによ
るパターニングが困難であり、耐食性も良好でない。こ
のため、銅などの金属で水平に下部配線と上部配線とを
形成して垂直な接続配線で導通させる場合、その製造方
法としてはデュアルダマシン法が好適である。Therefore, it was conceived to form fine wiring of an integrated circuit from copper, but copper is physically difficult to pattern by etching and its corrosion resistance is not good. Therefore, when a lower wiring and an upper wiring are horizontally formed of a metal such as copper and are electrically connected by a vertical connection wiring, a dual damascene method is preferable as a manufacturing method thereof.
【０００４】このデュアルダマシン法で形成された集積
回路装置であるデュアルダマシン回路では、上述のよう
に水平な下部配線と上部配線とを垂直な接続配線で導通
させるので、下部配線を埋設した下部層間膜の上面に上
部層間膜を形成し、この上部層間膜に上部凹溝とヴィア
ホールとを形成して上部配線と接続配線とを埋設する必
要がある。In the dual damascene circuit which is an integrated circuit device formed by the dual damascene method, since the horizontal lower wiring and the upper wiring are electrically connected by the vertical connection wiring as described above, the lower interlayer in which the lower wiring is embedded is connected. It is necessary to form an upper interlayer film on the upper surface of the film, form an upper groove and a via hole in the upper interlayer film, and bury the upper wiring and the connection wiring.
【０００５】そこで、上部層間膜を有機ポリマやＭＳＱ
などの一層で形成し、その上面から途中まで第一のフォ
トエッチングでヴィアホールを形成し、第二のフォトエ
ッチングで上部凹溝を形成すると同時にヴィアホールを
下面まで貫通させる製造方法がある。Therefore, the upper interlayer film is formed of organic polymer or MSQ.
There is a manufacturing method in which the via hole is formed from the upper surface to the middle thereof by the first photo etching and the upper groove is formed by the second photo etching, and at the same time the via hole is penetrated to the lower surface.
【０００６】また、上部層間膜を第一層とバリア絶縁膜
と第二層とで形成し、第一のフォトエッチングで第二層
とバリア絶縁膜とにヴィアホールを形成し、第二のフォ
トエッチングで第二層に上部凹溝を形成すると同時にバ
リア絶縁膜の開口から第一層にヴィアホールを形成する
製造方法もある。Further, the upper interlayer film is formed of the first layer, the barrier insulating film, and the second layer, and the via holes are formed in the second layer and the barrier insulating film by the first photoetching. There is also a manufacturing method in which an upper groove is formed in the second layer by etching and at the same time a via hole is formed in the first layer from the opening of the barrier insulating film.
【０００７】前述した第一の製造方法では、上部層間膜
が一層なので構造が簡単で製造工程も少数であり、上部
層間膜として低密度の材料を使用できるのでデュアルダ
マシン回路の実効誘電率を低減することもできる。しか
し、一層からなる上部層間膜に上部凹溝とヴィアホール
とを同時に形成するので、これらを良好な形状に形成す
ることが困難であり、特に、マイクロローディングなど
のために上部凹溝を所望の深度に形成することが困難で
ある。In the above-mentioned first manufacturing method, since the upper interlayer film is a single layer, the structure is simple and the number of manufacturing steps is small, and a low density material can be used as the upper interlayer film, so that the effective dielectric constant of the dual damascene circuit is reduced. You can also do it. However, since the upper groove and the via hole are simultaneously formed in the upper interlayer film consisting of one layer, it is difficult to form them in a good shape. Difficult to form at depth.
【０００８】この点、前述した第二の製造方法では、上
部凹溝の底部にバリア絶縁膜が位置するので、上部凹溝
を所望の深度に形成することが容易である。しかし、上
部層間膜として第一層とバリア絶縁膜と第二層との三層
が必要なので、構造が複雑で製造工程も増加する。In this respect, in the above-mentioned second manufacturing method, since the barrier insulating film is located at the bottom of the upper groove, it is easy to form the upper groove at a desired depth. However, since three layers of the first layer, the barrier insulating film, and the second layer are required as the upper interlayer film, the structure is complicated and the manufacturing process is increased.
【０００９】また、バリア絶縁膜として高密度の材料を
使用する必要があるが、一般的に高密度材料は高誘電率
なのでデュアルダマシン回路の実効誘電率が増大するこ
とになる。さらに、第二の製造方法でも上部凹溝とヴィ
アホールとを同時に形成するので、ヴィアホールがエッ
チング過剰によりボーイング形状などになりやすい。そ
こで、上述のような課題を解決した集積回路装置および
その製造方法が、特開平１０−１１２５０３号公報に開
示されている。Further, although it is necessary to use a high-density material as the barrier insulating film, since the high-density material generally has a high dielectric constant, the effective dielectric constant of the dual damascene circuit increases. Further, since the upper groove and the via hole are simultaneously formed in the second manufacturing method, the via hole is likely to have a bowing shape due to overetching. Therefore, an integrated circuit device and a method of manufacturing the integrated circuit device which solve the above-mentioned problems are disclosed in Japanese Patent Laid-Open No. 11-125503.
【００１０】この公報に開示された集積回路装置である
デュアルダマシン回路１００は、図５に示すように、下
部層間膜１０１を具備しており、この下部層間膜１０１
の上面に絶縁層１０２と低誘電率層１０３とマスク層１
０４とが順番に積層されている。絶縁層１０２とマスク
層１０４とは、ＳiＯ2、ＳiＯX、ＳiＯＦ、等の酸化シ
リコンからなり、低誘電率層１０３は、ポリテトラフル
オロエチレン、弗化ポリアニールエーテル、弗化ポリイ
ミド、等の有機物からなる。A dual damascene circuit 100, which is an integrated circuit device disclosed in this publication, includes a lower interlayer film 101, as shown in FIG.
The insulating layer 102, the low dielectric constant layer 103, and the mask layer 1 on the upper surface of the
04 and 04 are sequentially stacked. The insulating layer 102 and the mask layer 104 are made of silicon oxide such as SiO 2 , SiO x , and SiO, and the low dielectric constant layer 103 is an organic substance such as polytetrafluoroethylene, fluorinated polyannealed ether, and fluorinated polyimide. Consists of.
【００１１】下部層間膜１０１は、上面から所定の深度
まで下部凹溝１１１が形成されており、この下部凹溝１
１１に下部配線１０５が埋設されている。絶縁層１０２
は、上面から下面までヴィアホール１１２が貫通されて
おり、このヴィアホール１１２に接続配線１０６が埋設
されている。The lower interlayer film 101 has a lower groove 111 formed from the upper surface to a predetermined depth.
A lower wiring 105 is embedded in 11. Insulating layer 102
Has a via hole 112 penetrating from the upper surface to the lower surface, and the connection wiring 106 is embedded in the via hole 112.
【００１２】低誘電率層１０３は、上面から下面まで上
部凹溝１１３が形成されており、この上部凹溝１１３に
上部配線１０７が埋設されている。下部配線１０５と接
続配線１０６と上部配線１０７とはアルミニウム合金な
どで形成されており、下部配線１０５と上部配線１０７
とが接続配線１０６で導通されている。In the low dielectric constant layer 103, an upper groove 113 is formed from the upper surface to the lower surface, and an upper wiring 107 is embedded in the upper groove 113. The lower wiring 105, the connection wiring 106, and the upper wiring 107 are formed of aluminum alloy or the like, and the lower wiring 105 and the upper wiring 107 are formed.
And are electrically connected by the connection wiring 106.
【００１３】ここで、上述のような構造のデュアルダマ
シン回路１００の製造方法を以下に簡単に説明する。ま
ず、下部層間膜１０１の上面から所定の深度まで形成し
た下部凹溝１１１に下部配線１０５を埋設し、この下部
配線１０５が埋設された下部層間膜１０１の上面に酸化
シリコンからなる絶縁層１０２と低誘電率層１０３とマ
スク層１０４とを順番に成膜する。A method of manufacturing the dual damascene circuit 100 having the above structure will be briefly described below. First, a lower wiring 105 is buried in a lower groove 111 formed to a predetermined depth from the upper surface of the lower interlayer film 101, and an insulating layer 102 made of silicon oxide is formed on the upper surface of the lower interlayer film 101 in which the lower wiring 105 is buried. The low dielectric constant layer 103 and the mask layer 104 are sequentially formed.
【００１４】つぎに、このマスク層１０４の上面に上部
凹溝１１３に対応した開口形状のレジストマスク(図示
せず)を形成し、このレジストマスクを使用したプラズ
マエッチングで上部凹溝１１３に対応した開口孔をマス
ク層１０４に形成してから、そのレジストマスクは除去
する。Next, a resist mask (not shown) having an opening shape corresponding to the upper groove 113 is formed on the upper surface of the mask layer 104, and the upper groove 113 is formed by plasma etching using this resist mask. After forming the opening in the mask layer 104, the resist mask is removed.
【００１５】このような状態で、マスク層１０４と露出
した低誘電率層１０３との上面にヴィアホール１１２に
対応した開口形状のレジストマスク(図示せず)を形成
し、このレジストマスクを使用したプラズマエッチング
で低誘電率層１０３から絶縁層１０２までヴィアホール
１１２を形成してから、そのレジストマスクも除去す
る。In this state, a resist mask (not shown) having an opening shape corresponding to the via hole 112 was formed on the upper surface of the mask layer 104 and the exposed low dielectric constant layer 103, and this resist mask was used. After forming the via hole 112 from the low dielectric constant layer 103 to the insulating layer 102 by plasma etching, the resist mask is also removed.
【００１６】そして、マスク層１０４を使用したプラズ
マエッチングで低誘電率層１０３に上部凹溝１１３を形
成し、この上部凹溝１１３とヴィアホール１１２とにア
ルミニウム合金を埋設して上面をＣＭＰなどで成形する
ことにより、各々がＣuからなる下部配線１０５と接続
配線１０６と上部配線１０７とが導通されたデュアルダ
マシン回路１００が完成する。Then, an upper concave groove 113 is formed in the low dielectric constant layer 103 by plasma etching using the mask layer 104, an aluminum alloy is buried in the upper concave groove 113 and the via hole 112, and the upper surface is subjected to CMP or the like. By molding, the dual damascene circuit 100 in which the lower wiring 105, the connection wiring 106, and the upper wiring 107 each made of Cu are electrically connected is completed.
【００１７】[0017]
【発明が解決しようとする課題】上述したデュアルダマ
シン回路１００では、低誘電率層１０３と絶縁層１０２
とのエッチング選択性が高いので、上部凹溝１１３とヴ
ィアホール１１２とを所望の形状に良好に形成して接続
配線１０６と上部配線１０７との電気特性を良好とする
ことができる。しかし、このデュアルダマシン回路１０
０では、絶縁層１０２が酸化シリコンからなり、これは
誘電率が“4.2〜4.3”程度と高いので、回路全体の実効
誘電率を低減することが困難である。In the dual damascene circuit 100 described above, the low dielectric constant layer 103 and the insulating layer 102 are formed.
Since the etching selectivity with respect to is high, the upper concave groove 113 and the via hole 112 can be favorably formed in a desired shape, and the electrical characteristics of the connection wiring 106 and the upper wiring 107 can be improved. However, this dual damascene circuit 10
At 0, the insulating layer 102 is made of silicon oxide, which has a high dielectric constant of about "4.2 to 4.3", so that it is difficult to reduce the effective dielectric constant of the entire circuit.
【００１８】また、特開平１０−１１２５０３号公報に
は開示されていないが、当然ながら接続配線１０６は上
部配線１０７を下部配線１０５に導通させるものなの
で、接続配線１０６が形成される位置には下部配線１０
５が敷設されている。しかし、ヴィアホール１１２を形
成するプラズマエッチングが下部配線１０５まで到達す
ると、下部配線１０５が腐食するなどして電気特性が低
下することになる。Although not disclosed in Japanese Unexamined Patent Publication No. 10-112503, the connecting wiring 106 naturally connects the upper wiring 107 to the lower wiring 105, so that the connecting wiring 106 is formed at a lower position. Wiring 10
5 are laid. However, when the plasma etching for forming the via hole 112 reaches the lower wiring 105, the lower wiring 105 is corroded and the electrical characteristics are deteriorated.
【００１９】このような課題を解決するため、下部配線
１０５を上面に積層したバリア絶縁膜(図示せず)でヴィ
アホール１１２のプラズマエッチングから保護する手法
も公知であるが、このようなバリア絶縁膜は一般的に窒
化シリコンなどで形成することになる。In order to solve such a problem, a method of protecting the lower wiring 105 from the plasma etching of the via hole 112 with a barrier insulating film (not shown) laminated on the upper surface is also known. The film is generally formed of silicon nitride or the like.
【００２０】しかし、上述したデュアルダマシン回路１
００では、絶縁層１０２が酸化シリコンからなるので、
これは窒化シリコンからなるバリア絶縁膜とのエッチン
グ選択性が低い。このため、絶縁層１０２をプラズマエ
ッチングするときにバリア絶縁膜も除去される可能性が
高く、下部配線１０５を良好に保護することが困難であ
る。However, the dual damascene circuit 1 described above
In 00, since the insulating layer 102 is made of silicon oxide,
This has low etching selectivity with respect to the barrier insulating film made of silicon nitride. Therefore, the barrier insulating film is likely to be removed when the insulating layer 102 is plasma-etched, and it is difficult to satisfactorily protect the lower wiring 105.
【００２１】本発明は上述のような課題に鑑みてなされ
たものであり、上部配線や接続配線が良好な形状に形成
されて電気特性が良好であるとともに実効誘電率も良好
に低減されている集積回路装置、このような集積回路装
置の製造方法、を提供することを目的とする。The present invention has been made in view of the above-mentioned problems, and the upper wiring and the connection wiring are formed in a good shape so that the electric characteristics are good and the effective dielectric constant is well reduced. An object of the present invention is to provide an integrated circuit device and a method for manufacturing such an integrated circuit device.
【００２２】[0022]
【課題を解決するための手段】本発明の集積回路装置
は、下部配線、上部配線、接続配線、下部層間膜、バリ
ア絶縁膜、有機ポリマ層、低誘電率層、を具備してい
る。下部層間膜には上面から所定の深度まで形成された
下部凹溝には下部配線が埋設されており、この下部配線
が埋設された下部層間膜の上面にはバリア絶縁膜が積層
されている。The integrated circuit device of the present invention comprises a lower wiring, an upper wiring, a connection wiring, a lower interlayer film, a barrier insulating film, an organic polymer layer, and a low dielectric constant layer. A lower wiring is buried in a lower groove formed in the lower interlayer film to a predetermined depth from the upper surface, and a barrier insulating film is laminated on the upper surface of the lower interlayer film in which the lower wiring is buried.
【００２３】そして、本発明の第一の集積回路装置で
は、バリア絶縁膜の上面にＣＨ系の有機ポリマ層が積層
されており、この有機ポリマ層の上面に低誘電率層が積
層されている。この低誘電率層は、ＭＳＱとＨＳＱとＭ
ＨＳＱと炭素含有シリコン酸化膜との一つからなり、そ
の上面から有機ポリマ層の上面まで形成された上部凹溝
に上部配線が埋設されている。その上部凹溝の底面から
下部配線の上面まで有機ポリマ層とバリア絶縁膜とをヴ
ィアホールが貫通しており、このヴィアホールに埋設さ
れた接続配線により下部配線と上部配線とが導通されて
いる。In the first integrated circuit device of the present invention, the CH type organic polymer layer is laminated on the upper surface of the barrier insulating film, and the low dielectric constant layer is laminated on the upper surface of the organic polymer layer. . This low dielectric constant layer consists of MSQ, HSQ and M
The upper wiring is embedded in an upper groove formed of HSQ and one of the carbon-containing silicon oxide films and extending from the upper surface to the upper surface of the organic polymer layer. A via hole penetrates the organic polymer layer and the barrier insulating film from the bottom surface of the upper groove to the upper surface of the lower wiring, and the lower wiring and the upper wiring are electrically connected by the connection wiring buried in the via hole. .
【００２４】一方、本発明の第二の集積回路装置では、
バリア絶縁膜の上面に低誘電率層が積層されており、こ
の低誘電率層の上面に有機ポリマ層が積層されている。
この有機ポリマ層の上面から低誘電率層の上面まで形成
された上部凹溝に上部配線が埋設されており、その上部
凹溝の底面から下部配線の上面まで低誘電率層とバリア
絶縁膜とを貫通したヴィアホールに接続配線が埋設され
ている。On the other hand, in the second integrated circuit device of the present invention,
A low dielectric constant layer is laminated on the upper surface of the barrier insulating film, and an organic polymer layer is laminated on the upper surface of the low dielectric constant layer.
The upper wiring is buried in the upper groove formed from the upper surface of the organic polymer layer to the upper surface of the low dielectric constant layer, and the low dielectric constant layer and the barrier insulating film are formed from the bottom surface of the upper groove to the upper surface of the lower wiring. The connection wiring is buried in the via hole penetrating through.
【００２５】本発明の第一第二の集積回路装置では、上
部配線が有機ポリマ層と低誘電率層との一方に位置して
おり、他方に接続配線が位置しているが、その有機ポリ
マ層と低誘電率層とは、相互にエッチング選択性が高
く、低密度で低誘電率である。In the first and second integrated circuit devices of the present invention, the upper wiring is located in one of the organic polymer layer and the low dielectric constant layer, and the connection wiring is located in the other. The layer and the low dielectric constant layer have a high mutual etching selectivity, a low density and a low dielectric constant.
【００２６】また、上述のような集積回路装置におい
て、有機ポリマ層が、ポリフェニレン、ポリアリレン、
ポリアリレンエーテル、ベンゾシクロブテン、の一つか
らなることにより、低誘電率層とエッチング選択性が高
く低誘電率な材料で有機ポリマ層が形成される。In the integrated circuit device as described above, the organic polymer layer may be polyphenylene, polyarylene,
By forming one of polyarylene ether and benzocyclobutene, the organic polymer layer is formed of a low dielectric constant layer and a material having a high etching selectivity and a low dielectric constant.
【００２７】また、低誘電率層と有機ポリマ層との少な
くとも一方がポーラス構造からなることにより、低誘電
率層と有機ポリマ層との少なくとも一方の誘電率が低減
される。Further, since at least one of the low dielectric constant layer and the organic polymer layer has a porous structure, the dielectric constant of at least one of the low dielectric constant layer and the organic polymer layer is reduced.
【００２８】また、下部配線と上部配線と接続配線とが
Ｃuからなることにより、物性的にパターニングが困難
なＣuで下部配線と上部配線と接続配線とが所望パター
ンに形成され、物性的に耐食性が低いＣuが製造工程に
おいて腐食されることがない。Further, since the lower wiring, the upper wiring, and the connection wiring are made of Cu, the lower wiring, the upper wiring, and the connection wiring are formed in a desired pattern with Cu, which is physically difficult to pattern, and are physically resistant to corrosion. Cu, which has a low value, is not corroded in the manufacturing process.
【００２９】また、炭素含有シリコン酸化膜からなる低
誘電率層の上面がＣＭＰにより平坦化されていることに
より、下部層間膜と下部配線との上面がＣＭＰなどによ
り平坦となっていなくとも、この上面に積層された低誘
電率層と有機ポリマ層との上面が平坦であるので、上部
凹溝が形成されている有機ポリマ層の上面に金属層を積
層してからＣＭＰにより研磨して上部配線を形成すると
き、有機ポリマ層の上面に無用な金属が残存しない。Further, since the upper surface of the low dielectric constant layer made of the carbon-containing silicon oxide film is planarized by CMP, even if the upper surfaces of the lower interlayer film and the lower wiring are not planarized by CMP or the like, this Since the upper surfaces of the low dielectric constant layer and the organic polymer layer laminated on the upper surface are flat, a metal layer is laminated on the upper surface of the organic polymer layer in which the upper groove is formed and then polished by CMP to form the upper wiring. No unnecessary metal remains on the upper surface of the organic polymer layer when forming the.
【００３０】本発明の第一の集積回路装置の製造方法で
は、下部層間膜の上面から所定の深度まで形成した下部
凹溝に下部配線を埋設し、この下部配線が埋設された下
部層間膜の上面にバリア絶縁膜を積層する。このバリア
絶縁膜の上面にＣＨ系の有機ポリマ層を積層し、この有
機ポリマ層の上面にＭＳＱとＨＳＱとＭＨＳＱと炭素含
有シリコン酸化膜との一つからなる低誘電率層を積層
し、この低誘電率層の上面から有機ポリマ層の上面まで
開口孔を形成する。この開口孔の底面からバリア絶縁膜
の上面まで有機ポリマ層にヴィアホールを形成し、この
ヴィアホールの位置で低誘電率層の上面から有機ポリマ
層の上面まで上部凹溝を形成する。この上部凹溝の底面
に開口したヴィアホールを露出したバリア絶縁膜の除去
で下部配線の上面まで貫通させ、ヴィアホールと上部凹
溝とに金属を一体に埋設して接続配線と上部配線とを形
成することにより、低誘電率層と有機ポリマ層とのエッ
チング選択性が高いので、上部凹溝とヴィアホールとが
所望の形状に良好に形成され、低誘電率層と有機ポリマ
層とに対するバリア絶縁膜のエッチング選択性も高いの
で、ヴィアホールや上部凹溝を形成するときに下部配線
が腐食されることもなく、低誘電率層と有機ポリマ層と
の誘電率が低いので、実効誘電率が低減された集積回路
装置が製造される。In the first method for manufacturing an integrated circuit device of the present invention, a lower wiring is buried in a lower groove formed to a predetermined depth from the upper surface of the lower interlayer film, and the lower interlayer film in which the lower wiring is buried is formed. A barrier insulating film is laminated on the upper surface. A CH-based organic polymer layer is laminated on the upper surface of the barrier insulating film, and a low dielectric constant layer made of one of MSQ, HSQ, MHSQ and carbon-containing silicon oxide film is laminated on the upper surface of the organic polymer layer. Opening holes are formed from the upper surface of the low dielectric constant layer to the upper surface of the organic polymer layer. A via hole is formed in the organic polymer layer from the bottom surface of the opening hole to the upper surface of the barrier insulating film, and an upper groove is formed at the position of the via hole from the upper surface of the low dielectric constant layer to the upper surface of the organic polymer layer. The via hole opened at the bottom surface of the upper groove is penetrated to the upper surface of the lower wiring by removing the exposed barrier insulating film, and metal is integrally embedded in the via hole and the upper groove to form the connection wiring and the upper wiring. By forming the high dielectric constant layer and the organic polymer layer with high etching selectivity, the upper groove and the via hole are well formed into a desired shape, and the barrier against the low dielectric constant layer and the organic polymer layer is formed. Since the etching selectivity of the insulating film is high, the lower wiring is not corroded when the via hole and the upper groove are formed, and the low dielectric constant of the low dielectric constant layer and the organic polymer layer is low. An integrated circuit device with reduced power consumption is manufactured.
【００３１】本発明の第二の集積回路装置の製造方法で
は、バリア絶縁膜の上面に低誘電率層と有機ポリマ層と
を順番に積層し、この有機ポリマ層の上面から低誘電率
層の上面まで開口孔を形成する。この開口孔の底面から
バリア絶縁膜の上面まで低誘電率層にヴィアホールを形
成し、このヴィアホールの位置で有機ポリマ層の上面か
ら低誘電率層の上面まで上部凹溝を形成する。この上部
凹溝の底面に開口したヴィアホールを露出したバリア絶
縁膜の除去で下部配線の上面まで貫通させ、ヴィアホー
ルと上部凹溝とに金属を一体に埋設して接続配線と上部
配線とを形成することにより、有機ポリマ層と低誘電率
層とのエッチング選択性が高いので、上部凹溝とヴィア
ホールとが所望の形状に良好に形成され、低誘電率層と
有機ポリマ層とに対するバリア絶縁膜のエッチング選択
性も高いので、ヴィアホールや上部凹溝を形成するとき
に下部配線が腐食されることもなく、有機ポリマ層と低
誘電率層との誘電率が低いので、実効誘電率が低減され
た集積回路装置が製造される。In the second method of manufacturing an integrated circuit device of the present invention, a low dielectric constant layer and an organic polymer layer are sequentially laminated on the upper surface of the barrier insulating film, and the low dielectric constant layer is formed from the upper surface of the organic polymer layer. An opening hole is formed up to the upper surface. A via hole is formed in the low dielectric constant layer from the bottom surface of the opening hole to the upper surface of the barrier insulating film, and an upper groove is formed from the upper surface of the organic polymer layer to the upper surface of the low dielectric constant layer at the position of the via hole. The via hole opened at the bottom surface of the upper groove is penetrated to the upper surface of the lower wiring by removing the exposed barrier insulating film, and metal is integrally embedded in the via hole and the upper groove to form the connection wiring and the upper wiring. By forming it, the etching selectivity between the organic polymer layer and the low dielectric constant layer is high, so that the upper groove and the via hole are well formed in a desired shape, and the barrier against the low dielectric constant layer and the organic polymer layer is formed. Since the etching selectivity of the insulating film is high, the lower wiring is not corroded when the via hole and the upper groove are formed, and the effective permittivity is low because the organic polymer layer and the low dielectric constant layer have a low dielectric constant. An integrated circuit device with reduced power consumption is manufactured.
【００３２】本発明の第三の集積回路装置の製造方法で
は、バリア絶縁膜の上面に炭素含有シリコン酸化膜から
なる低誘電率層を積層し、この低誘電率層の上面をＣＭ
Ｐにより平坦化してから、この平坦化された低誘電率層
の上面に有機ポリマ層を積層することにより、下部層間
膜と下部配線との上面がＣＭＰなどにより平坦とならな
くとも、この上面に積層された低誘電率層と有機ポリマ
層との上面が平坦となるので、上部凹溝が形成されてい
る有機ポリマ層の上面に金属層を積層してからＣＭＰに
より研磨して上部配線を形成するとき、有機ポリマ層の
上面に無用な金属が残存しない。In the third method for manufacturing an integrated circuit device of the present invention, a low dielectric constant layer made of a carbon-containing silicon oxide film is laminated on the upper surface of the barrier insulating film, and the upper surface of the low dielectric constant layer is CM.
Even if the upper surfaces of the lower interlayer film and the lower wiring are not flattened by CMP or the like by flattening with P and then laminating an organic polymer layer on the flattened upper surface of the low dielectric constant layer, Since the upper surfaces of the laminated low dielectric constant layer and organic polymer layer become flat, a metal layer is laminated on the upper surface of the organic polymer layer in which the upper groove is formed and then polished by CMP to form the upper wiring. In this case, unnecessary metal does not remain on the upper surface of the organic polymer layer.
【００３３】なお、本発明では前後左右上下の方向を言
及しているが、これは方向の相対関係を簡単に説明する
ために便宜的に規定したものであり、本発明を実施する
場合の製造時や使用時の方向を限定するものではない。In the present invention, reference is made to the front, rear, left, right, up and down directions, but this is defined for convenience in order to simply explain the relative relationship of the directions, and the manufacturing in the case of implementing the present invention. It does not limit the direction of time or use.
【００３４】[0034]
【発明の実施の形態】本発明の実施の一形態を図１ない
し図４を参照して以下に説明する。本形態の集積回路装
置であるデュアルダマシン回路２００は、図１に示すよ
うに、下部層間膜２０１を具備しており、この下部層間
膜２０１の上面には、バリア絶縁膜２０２、有機ポリマ
層２０３、低誘電率層２０４、第一マスク層２０５、第
二マスク層２０６、が順番に積層されている。BEST MODE FOR CARRYING OUT THE INVENTION An embodiment of the present invention will be described below with reference to FIGS. As shown in FIG. 1, the dual damascene circuit 200 that is the integrated circuit device of the present embodiment includes a lower interlayer film 201, and a barrier insulating film 202 and an organic polymer layer 203 are provided on the upper surface of the lower interlayer film 201. , The low dielectric constant layer 204, the first mask layer 205, and the second mask layer 206 are sequentially stacked.
【００３５】下部層間膜２０１は、上面から3000(Å)の
深度まで溝幅が0.4(μm)の下部凹溝２１１が形成されて
おり、この下部凹溝２１１にはバリアメタル２０７を介
して下部配線２２１が埋設されている。バリアメタル２
０７は膜厚が300(Å)のＴaＮからなり、下部配線２２１
はＣuからなる。In the lower interlayer film 201, a lower groove 211 having a groove width of 0.4 (μm) is formed from the upper surface to a depth of 3000 (Å), and the lower groove 211 is formed with a barrier metal 207 in between. The wiring 221 is embedded. Barrier metal 2
07 is made of TaN with a film thickness of 300 (Å), and the lower wiring 221
Consists of Cu.
【００３６】バリア絶縁膜２０２は、膜厚500(Å)のＰ-
ＳiＣからなり、下部層間膜２０１とともに下部配線２
２１の上面にも形成されている。有機ポリマ層２０３
は、ポリフェニレン、ポリアリレン、ポリアリレンエー
テル、ベンゾシクロブテン、等のＣＨ系の有機ポリマか
らなり、3000(Å)の膜厚に形成されている。このような
有機ポリマ層２０３とバリア絶縁膜２０２には、その上
面から下面まで直径0.2(μm)のヴィアホール２１２が形
成されており、このヴィアホール２１２にＣuからなる
接続配線２２２が埋設されている。The barrier insulating film 202 is made of P- with a film thickness of 500 (Å).
The lower wiring 2 made of SiC and the lower interlayer film 201
It is also formed on the upper surface of 21. Organic polymer layer 203
Is composed of a CH-based organic polymer such as polyphenylene, polyarylene, polyarylene ether, and benzocyclobutene, and has a film thickness of 3000 (Å). A via hole 212 having a diameter of 0.2 (μm) is formed from the upper surface to the lower surface of the organic polymer layer 203 and the barrier insulating film 202, and the connection wiring 222 made of Cu is embedded in the via hole 212. There is.
【００３７】低誘電率層２０４は、膜厚が2000(Å)のポ
ーラスＭＳＱからなり、第一マスク層２０５は、膜厚50
0(Å)のＳiＯ2からなり、第二マスク層２０６は、膜厚5
00(Å)のＳiＮからなる。この第二マスク層２０６と第
一マスク層２０５と低誘電率層２０４には、深度が3000
(Å)で溝幅が0.4(μm)の上部凹溝２１３が形成されてお
り、この上部凹溝２１３には、膜厚が300(Å)のＴaＮか
らなるバリアメタル２０８を介してＣuからなる上部配
線２２３が埋設されている。The low dielectric constant layer 204 is made of porous MSQ having a thickness of 2000 (Å), and the first mask layer 205 has a thickness of 50.
The second mask layer 206 is made of 0 (Å) SiO 2 and has a film thickness of 5
It consists of 00 (Å) SiN. The second mask layer 206, the first mask layer 205, and the low dielectric constant layer 204 have a depth of 3000
An upper concave groove 213 having a groove width of 0.4 (μm) is formed by (Å), and the upper concave groove 213 is made of Cu via a barrier metal 208 made of TaN having a film thickness of 300 (Å). The upper wiring 223 is buried.
【００３８】なお、本形態のデュアルダマシン回路２０
０では、下部配線２２１も後述する上部配線２２３と同
様な工程で形成されているので、下部層間膜２０１の上
層には第一第二マスク層２０５，２０６と同様なマスク
層２０９，２１０が位置している。The dual damascene circuit 20 of this embodiment is used.
In 0, the lower wiring 221 is also formed in the same process as the upper wiring 223 described later, so that the mask layers 209 and 210 similar to the first and second mask layers 205 and 206 are positioned above the lower interlayer film 201. is doing.
【００３９】ここで、本形態のデュアルダマシン回路２
００の製造方法を以下に順番に説明する。まず、後述す
る上部配線２２３の場合と同様な工程により、下部層間
膜２０１の上面から所定の深度まで下部凹溝２１１を形
成して下部配線２２１を埋設し、図２(ａ)に示すよう
に、この下部配線２２１が埋設された下部層間膜２０１
の上面に、バリア絶縁膜２０２、有機ポリマ層２０３、
低誘電率層２０４、第一マスク層２０５、第二マスク層
２０６、を順番に積層する。Here, the dual damascene circuit 2 of the present embodiment
The manufacturing method of No. 00 will be sequentially described below. First, the lower wiring 221 is buried by forming the lower groove 211 from the upper surface of the lower interlayer film 201 to a predetermined depth by the same process as the case of the upper wiring 223 described later, and as shown in FIG. , The lower interlayer film 201 in which the lower wiring 221 is embedded
A barrier insulating film 202, an organic polymer layer 203,
The low dielectric constant layer 204, the first mask layer 205, and the second mask layer 206 are sequentially stacked.
【００４０】バリア絶縁膜２０２は、プラズマＣＶＤ(C
hemical Vapor Deposition)法で成膜し、有機ポリマ層
２０３と低誘電率層２０４とは所定材料を塗布してから
焼成して形成する。このとき、有機ポリマ層２０３の上
面に塗布するＭＳＱに多量の微細な気泡を混入させるこ
とにより、低誘電率層２０４をポーラスＭＳＱとして形
成する。The barrier insulating film 202 is formed by plasma CVD (C
The organic polymer layer 203 and the low dielectric constant layer 204 are formed by applying a predetermined material and baking the applied material. At this time, the low dielectric constant layer 204 is formed as a porous MSQ by mixing a large amount of fine bubbles in the MSQ applied on the upper surface of the organic polymer layer 203.
【００４１】つぎに、同図(ｂ)に示すように、上部凹溝
２１３に対応した開口形状のレジストマスク２３１を第
二マスク層２０６の上面に形成し、同図(ｃ)に示すよう
に、このレジストマスク２３１を使用したプラズマエッ
チングで第二マスク層２０６に上部凹溝２１３に対応し
た形状の開口を形成する。Next, as shown in FIG. 7B, a resist mask 231 having an opening shape corresponding to the upper groove 213 is formed on the upper surface of the second mask layer 206, and as shown in FIG. By plasma etching using this resist mask 231, an opening having a shape corresponding to the upper groove 213 is formed in the second mask layer 206.
【００４２】この第二マスク層２０６の加工が完了した
らレジストマスク２３１をＯ2アッシングで除去し、図
３(ａ)に示すように、ヴィアホール２１２に対応した開
口形状のレジストマスク２３２を第二マスク層２０６と
露出した第一マスク層２０５との上面に形成する。After the processing of the second mask layer 206 is completed, the resist mask 231 is removed by O 2 ashing, and as shown in FIG. 3A, a resist mask 232 having an opening shape corresponding to the via hole 212 is formed as a second mask. It is formed on the upper surface of the mask layer 206 and the exposed first mask layer 205.
【００４３】そして、同図(ｂ)に示すように、このレジ
ストマスク２３２を使用したプラズマエッチングで有機
ポリマ層２０３の上面まで、ヴィアホール２１２に対応
した形状の開口を第一マスク層２０５と低誘電率層２０
４とに順次形成し、同図(ｃ)に示すように、この加工が
完了したらプラズマエッチングによりレジストマスク２
３２を除去すると同時に、第一マスク層２０５をエッチ
ングマスクとしてバリア絶縁膜２０２の上面まで有機ポ
リマ層２０３にヴィアホール２１２を形成する。Then, as shown in FIG. 7B, an opening having a shape corresponding to the via hole 212 is formed with the first mask layer 205 to a lower level up to the upper surface of the organic polymer layer 203 by plasma etching using the resist mask 232. Dielectric constant layer 20
4 and the resist mask 2 is formed by plasma etching after this process is completed, as shown in FIG.
At the same time as removing 32, a via hole 212 is formed in the organic polymer layer 203 up to the upper surface of the barrier insulating film 202 using the first mask layer 205 as an etching mask.
【００４４】この有機ポリマ層２０３にヴィアホール２
１２を形成するプラズマエッチングでは、反応ガスとし
て“Ｎ2＋Ｈ2”を使用し、ステージ温度を“０〜30
(℃)”、ガス圧力を“300〜1000(mToll)”、電力を“10
00〜2000(Ｗ)”などとする。Via holes 2 are formed in the organic polymer layer 203.
In the plasma etching for forming 12, the reaction gas is “N 2 + H 2 ”, and the stage temperature is “0 to 30”.
(℃) ”, gas pressure“ 300 to 1000 (mToll) ”, electric power“ 10 ”
00-2000 (W) ".
【００４５】つぎに、図４(ａ)に示すように、第二マス
ク層２０６をエッチングマスクとして有機ポリマ層２０
３の上面まで第一マスク層２０５と低誘電率層２０４と
に上部凹溝２１３をプラズマエッチングで順次形成し、
この形成が完了したら有機剥離液により加工時に各部に
付着したデポジットを除去する。Next, as shown in FIG. 4A, the organic polymer layer 20 is formed using the second mask layer 206 as an etching mask.
3, an upper groove 213 is sequentially formed in the first mask layer 205 and the low dielectric constant layer 204 up to the upper surface of No. 3 by plasma etching,
After this formation is completed, the deposit attached to each part during processing is removed by an organic stripping solution.
【００４６】上述の第一マスク層２０５と低誘電率層２
０４とに上部凹溝２１３を形成するプラズマエッチング
では、反応ガスとして“Ｃ4Ｆ8＋Ｎ2＋Ａr＋Ｏ2”や
“Ｃ4Ｆ 8＋Ｎ2＋Ａr＋ＣＯ”を使用し、ステージ温度を
“０〜30(℃)”、ガス圧力を“10〜100(mToll)”、電力
を“100〜600(Ｗ)”などとする。The above-mentioned first mask layer 205 and low dielectric constant layer 2
04 and plasma etching for forming an upper groove 213
Then, as reaction gas "CFourF8+ N2+ Ar + O2”Ya
"CFourF 8+ N2+ Ar + CO ”is used to adjust the stage temperature.
"0-30 (℃)", gas pressure "10-100 (mToll)", electric power
Is "100 to 600 (W)" or the like.
【００４７】つぎに、同図(ｂ)に示すように、有機ポリ
マ層２０３をエッチングマスクとしたバリア絶縁膜２０
２のプラズマエッチングでヴィアホール２１２を下部配
線２２１の上面まで貫通させ、この加工の完了後も有機
剥離液により各部のデポジットを除去する。Next, as shown in FIG. 6B, the barrier insulating film 20 using the organic polymer layer 203 as an etching mask.
The plasma etching of 2 penetrates the via hole 212 to the upper surface of the lower wiring 221, and the deposit of each part is removed by the organic stripping solution even after this processing is completed.
【００４８】上述のバリア絶縁膜２０２にヴィアホール
２１２を貫通させるプラズマエッチングでは、反応ガス
として“Ｃ4Ｆ8＋Ｎ2＋Ａr”を使用し、ステージ温度を
“０〜30(℃)”、ガス圧力を“10〜100(mToll)”、電力
を“100〜600(Ｗ)”などとする。In the plasma etching for penetrating the via hole 212 in the barrier insulating film 202, "C 4 F 8 + N 2 + Ar" is used as a reaction gas, the stage temperature is "0 to 30 (° C)", and the gas pressure is Is “10 to 100 (mToll)”, and the electric power is “100 to 600 (W)”.
【００４９】これで第二マスク層２０６の上面から下部
配線２２１の上面まで上部凹溝２１３とヴィアホール２
１２とが開口した状態となるので、同図(ｃ)に示すよう
に、その表面に真空中でスパッタリング法によりＴaＮ
で膜厚300(Å)のバリアメタル２０８を成膜する。Thus, from the upper surface of the second mask layer 206 to the upper surface of the lower wiring 221, the upper groove 213 and the via hole 2 are formed.
12 and 12 are in an open state, so as shown in FIG. 7C, the surface thereof is TaN by a sputtering method in vacuum.
Then, a barrier metal 208 having a film thickness of 300 (Å) is formed.
【００５０】さらに、このバリアメタル２０８の表面に
真空を維持したままスパッタリング法によりＣu膜２３
３を膜厚1000(Å)まで成膜し、このＣu膜２３３の表面
にメッキでＣu層２３４を膜厚6000(Å)まで成膜する。
そして、ＣＭＰにより第二マスク層２０６の上面と面一
となるまでバリアメタル２０８とＣu膜２３３とＣu層２
３４とを研磨することにより、図１に示すように、デュ
アルダマシン回路２００が完成する。Further, the Cu film 23 is formed on the surface of the barrier metal 208 by a sputtering method while maintaining a vacuum.
3 is deposited to a film thickness of 1000 (Å), and a Cu layer 234 is deposited on the surface of the Cu film 233 to a film thickness of 6000 (Å) by plating.
Then, the barrier metal 208, the Cu film 233, and the Cu layer 2 are formed by CMP until they are flush with the upper surface of the second mask layer 206.
By polishing 34 and 34, a dual damascene circuit 200 is completed as shown in FIG.
【００５１】本形態のデュアルダマシン回路２００で
は、ＣＨ系の有機ポリマ層２０３の誘電率が“2.5〜2.
6”程度で、ポーラスＭＳＱからなる低誘電率層２０４
の誘電率が“2.0〜2.2”程度なので、回路全体の実効誘
電率が良好に低減されている。In the dual damascene circuit 200 of this embodiment, the dielectric constant of the CH-based organic polymer layer 203 is "2.5-2.
Low dielectric constant layer 204 composed of porous MSQ at a size of about 6 "
The effective permittivity of the entire circuit is well reduced because the permittivity of is about 2.0 to 2.2.
【００５２】特に、低誘電率層２０４はポーラス構造に
形成されているので、より良好に回路全体の実効誘電率
が低減されている。それでいて、低誘電率層２０４と有
機ポリマ層２０３とのエッチング選択性が高いので、上
部凹溝２１３とヴィアホール２１２とを所望の形状に良
好に形成することができ、上部配線２２３と接続配線２
２２との電気特性が良好である。In particular, since the low dielectric constant layer 204 is formed in a porous structure, the effective dielectric constant of the entire circuit is better reduced. In addition, since the etching selectivity between the low dielectric constant layer 204 and the organic polymer layer 203 is high, the upper groove 213 and the via hole 212 can be favorably formed in a desired shape, and the upper wiring 223 and the connection wiring 2 can be formed.
22 and electrical characteristics are good.
【００５３】さらに、有機ポリマ層２０３および低誘電
率層２０４とに対するＰ-ＳiＣからなるバリア絶縁膜２
０２のエッチング選択性も良好なので、下部配線２２１
が腐食されない条件でバリア絶縁膜２０２のみエッチン
グすることができる。このため、ヴィアホール２１２や
上部凹溝２１３を形成するときに下部配線２２１が腐食
されることがなく、下部配線２２１と接続配線２２２と
の導通状態などの電気特性も良好である。Further, the barrier insulating film 2 made of P-SiC with respect to the organic polymer layer 203 and the low dielectric constant layer 204.
02 also has good etching selectivity, so the lower wiring 221
Only the barrier insulating film 202 can be etched under the condition that is not corroded. Therefore, the lower wiring 221 is not corroded when the via hole 212 and the upper groove 213 are formed, and the electrical characteristics such as the conduction state between the lower wiring 221 and the connection wiring 222 are good.
【００５４】しかも、本形態の製造方法では、低誘電率
層２０４の上面に第一マスク層２０５が形成された状態
で有機ポリマ層２０３にヴィアホール２１２を形成し、
第二マスク層２０６を使用したプラズマエッチングで第
一マスク層２０５と低誘電率層２０４とに上部凹溝２１
３を形成するので、低誘電率層２０４の上面にレジスト
マスクを形成して除去することがなく、レジストマスク
の形成や除去による低誘電率層２０４の劣化も防止する
ことができる。Moreover, in the manufacturing method of the present embodiment, the via holes 212 are formed in the organic polymer layer 203 with the first mask layer 205 formed on the upper surface of the low dielectric constant layer 204,
The upper groove 21 is formed in the first mask layer 205 and the low dielectric constant layer 204 by plasma etching using the second mask layer 206.
3 is formed, a resist mask is not formed and removed on the upper surface of the low dielectric constant layer 204, and deterioration of the low dielectric constant layer 204 due to the formation and removal of the resist mask can be prevented.
【００５５】なお、本発明は上記形態に限定されるもの
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態ではバリア絶縁膜２０２の上
面に有機ポリマ層２０３と低誘電率層２０４とが順番に
積層されているデュアルダマシン回路２００を例示した
が、バリア絶縁膜２０２の上面に低誘電率層２０４と有
機ポリマ層２０３とを順番に積層してデュアルダマシン
回路(図示せず)を形成することも可能である。The present invention is not limited to the above-described embodiment, and various modifications are allowed without departing from the scope of the invention. For example, in the above embodiment, the dual damascene circuit 200 in which the organic polymer layer 203 and the low dielectric constant layer 204 are sequentially stacked on the upper surface of the barrier insulating film 202 has been exemplified, but the low dielectric constant layer is formed on the upper surface of the barrier insulating film 202. It is also possible to sequentially stack 204 and the organic polymer layer 203 to form a dual damascene circuit (not shown).
【００５６】このようなデュアルダマシン回路では、上
部配線２２３を形成する有機ポリマ層２０３の層厚を変
化させることなく上面を平坦化するため、その下層であ
る低誘電率層２０４の上面をＣＭＰで平坦化することに
なる。しかし、このＣＭＰは低誘電率層２０４では容易
であるが有機ポリマ層２０３では困難なので、上述のよ
うにバリア絶縁膜２０２の上面に低誘電率層２０４と有
機ポリマ層２０３とを順番に積層したデュアルダマシン
回路では、より容易に回路上面を平坦化することができ
る。In such a dual damascene circuit, since the upper surface is flattened without changing the layer thickness of the organic polymer layer 203 forming the upper wiring 223, the upper surface of the lower dielectric constant layer 204 as the lower layer is subjected to CMP. It will be flattened. However, since this CMP is easy for the low dielectric constant layer 204 but difficult for the organic polymer layer 203, the low dielectric constant layer 204 and the organic polymer layer 203 are sequentially laminated on the upper surface of the barrier insulating film 202 as described above. In the dual damascene circuit, the upper surface of the circuit can be flattened more easily.
【００５７】より詳細には、前述のように下部配線２２
１は上部配線２２３と同様な工程で形成するので、下部
凹溝２１１が形成されている下部層間膜２０１の上面に
金属膜(図示せず)を成膜し、この金属膜をＣＭＰにより
下部層間膜２０１の上面が露出するまで研磨することに
より、下部凹溝２１１に埋設されている下部配線２２１
を形成することになる。More specifically, as described above, the lower wiring 22
Since 1 is formed in the same process as the upper wiring 223, a metal film (not shown) is formed on the upper surface of the lower interlayer film 201 in which the lower groove 211 is formed, and this metal film is formed by CMP. The lower wiring 221 embedded in the lower groove 211 is polished by polishing until the upper surface of the film 201 is exposed.
Will be formed.
【００５８】しかし、本発明者が実際に上述のように下
部配線２２１を形成したところ、下部層間膜２０１の上
面に対して下部配線２２１の上面が下方に凹んだ形状と
なることが判明した。このような状態で有機ポリマ層２
０３と低誘電率層２０４とを形成すると、これらの上面
も下部配線２２１の上方の位置が下方に凹んだ形状とな
る。すると、ＣＭＰにより第二マスク層２０６の上面と
面一となるまでバリアメタル２０８とＣu膜２３３とＣu
層２３４とを研磨したとき、第二マスク層２０６の表面
に無用な金属が残存して不良が多発することが判明し
た。However, when the inventor actually formed the lower wiring 221 as described above, it was found that the upper surface of the lower wiring 221 was recessed downward with respect to the upper surface of the lower interlayer film 201. In this state, the organic polymer layer 2
03 and the low dielectric constant layer 204, their upper surfaces are also shaped such that the upper position of the lower wiring 221 is recessed downward. Then, the barrier metal 208, the Cu film 233, and the Cu film are formed by CMP until they are flush with the upper surface of the second mask layer 206.
It was found that when the layer 234 was polished, unnecessary metal remained on the surface of the second mask layer 206, causing many defects.
【００５９】そこで、これを防止するためには、バリア
絶縁膜２０２の上面に低誘電率層２０４と有機ポリマ層
２０３とを順番に積層し、その低誘電率層２０４の上面
をＣＭＰにより平坦化してから有機ポリマ層２０３を積
層することが好適である。この場合、低誘電率層２０４
としてはＭＳＱとＨＳＱとＭＨＳＱと炭素含有シリコン
酸化膜とが適用できるが、ヤング率が“６(GPa)”と高
く、ビッカース硬度が“１．０(GPa)”と高い、炭素含
有シリコン酸化膜が最適である。Therefore, in order to prevent this, the low dielectric constant layer 204 and the organic polymer layer 203 are sequentially laminated on the upper surface of the barrier insulating film 202, and the upper surface of the low dielectric constant layer 204 is planarized by CMP. It is preferable to stack the organic polymer layer 203 after that. In this case, the low dielectric constant layer 204
Although MSQ, HSQ, MHSQ, and carbon-containing silicon oxide film can be applied as the carbon-containing silicon oxide film, the Young's modulus is as high as "6 (GPa)" and the Vickers hardness is as high as "1.0 (GPa)". Is the best.
【００６０】なお、上述の炭素含有シリコン酸化膜は、
オルガノシランガスと酸素含有ガスとを少なくとも一部
として含有するガス、オルガノシロキサンガスを少なく
とも一部として含有するガス、等をプラズマＣＶＤ法で
成膜することで形成できる。そして、その薄膜の条件を
最適化することにより、上述の機械強度を実現すること
ができる。The carbon-containing silicon oxide film described above is
It can be formed by forming a film containing a gas containing at least a part of an organosilane gas and an oxygen-containing gas, a gas containing at least a part of an organosiloxane gas, and the like by a plasma CVD method. Then, the mechanical strength described above can be realized by optimizing the conditions of the thin film.
【００６１】また、上記形態では低誘電率層２０４がポ
ーラスＭＳＱからなることを例示したが、このような低
誘電率層２０４を、ポーラスＨＳＱ、ポーラスＭＨＳ
Ｑ、ＭＳＱ、ＨＳＱ、ＭＨＳＱ、などで形成することも
可能であり、有機ポリマ層２０３をポーラス構造に形成
することも可能である。Although the low dielectric constant layer 204 is made of porous MSQ in the above embodiment, the low dielectric constant layer 204 is made of porous HSQ and porous MHS.
It is also possible to form it with Q, MSQ, HSQ, MHSQ, etc., and it is also possible to form the organic polymer layer 203 into a porous structure.
【００６２】さらに、上記形態ではバリア絶縁膜２０２
がＰ-ＳiＣからなることを例示したが、このバリア絶縁
膜２０２を、Ｐ-ＳiＣＮ、Ｐ-ＳiＣＯ、などで形成する
ことも可能である。Further, in the above embodiment, the barrier insulating film 202
Although it is illustrated that P is made of P-SiC, the barrier insulating film 202 can be made of P-SiCN, P-SiCO, or the like.
【００６３】[0063]
【発明の効果】本発明の集積回路装置では、上部配線と
接続配線とが位置する部分が有機ポリマ層と低誘電率層
との二層からなることにより、有機ポリマ層と低誘電率
層とのエッチング選択性が高いので、上部凹溝とヴィア
ホールとが良好な形状に形成されており、上部配線と接
続配線との電気的な特性が良好であり、しかも、有機ポ
リマ層と低誘電率層とは低密度で低誘電率なので、回路
全体の実効誘電率も低減されている。In the integrated circuit device of the present invention, the portion where the upper wiring and the connection wiring are located is composed of two layers of the organic polymer layer and the low dielectric constant layer, so that the organic polymer layer and the low dielectric constant layer are formed. Since the etching selectivity of is high, the upper groove and the via hole are formed in a good shape, the electrical characteristics of the upper wiring and the connection wiring are good, and moreover, the organic polymer layer and the low dielectric constant are good. The low density and low dielectric constant of the layers also reduces the effective dielectric constant of the entire circuit.
【００６４】また、上述のような集積回路装置におい
て、有機ポリマ層が、ポリフェニレン、ポリアリレン、
ポリアリレンエーテル、ベンゾシクロブテン、の一つか
らなることにより、有機ポリマ層とエッチング選択性が
高く低誘電率な材料で低誘電率層が形成されているの
で、上部配線と接続配線とは良好な形状に形成されて電
気的な特性が良好であり、回路全体の実効誘電率も低減
されている。In the integrated circuit device as described above, the organic polymer layer may be polyphenylene, polyarylene,
Since it is made of one of polyarylene ether and benzocyclobutene, the organic polymer layer and the low dielectric constant layer are formed of a material having a high etching selectivity and a low dielectric constant. It is formed in a good shape and has good electrical characteristics, and the effective dielectric constant of the entire circuit is also reduced.
【００６５】また、低誘電率層と有機ポリマ層との少な
くとも一方がポーラス構造からなることにより、低誘電
率層と有機ポリマ層との少なくとも一方の誘電率が低減
されているので、さらに回路全体の実効誘電率が低減さ
れている。Further, since at least one of the low dielectric constant layer and the organic polymer layer has a porous structure, the dielectric constant of at least one of the low dielectric constant layer and the organic polymer layer is reduced, so that the entire circuit is further reduced. The effective dielectric constant of is reduced.
【００６６】また、下部配線と上部配線と接続配線とが
Ｃuからなることにより、物性的にパターニングが困難
なＣuで下部配線と上部配線と接続配線とが所望パター
ンに形成されており、それでいて物性的に耐食性が低い
Ｃuが製造工程において腐食されていないので、下部配
線と上部配線と接続配線との電気的な特性が良好であ
る。Further, since the lower wiring, the upper wiring, and the connection wiring are made of Cu, the lower wiring, the upper wiring, and the connection wiring are formed in a desired pattern with Cu, which is physically difficult to pattern. Since Cu, which has low corrosion resistance, is not corroded in the manufacturing process, the electrical characteristics of the lower wiring, the upper wiring, and the connection wiring are good.
【００６７】また、炭素含有シリコン酸化膜からなる低
誘電率層の上面がＣＭＰにより平坦化されていることに
より、下部層間膜と下部配線との上面がＣＭＰなどによ
り平坦となっていなくとも、この上面に積層された低誘
電率層と有機ポリマ層との上面が平坦であるので、上部
凹溝が形成されている有機ポリマ層の上面に金属層を積
層してからＣＭＰにより研磨して上部配線を形成すると
き、有機ポリマ層の上面に無用な金属が残存することが
なく、この残存による不良の発生を防止することができ
る。Further, since the upper surface of the low dielectric constant layer made of the carbon-containing silicon oxide film is planarized by CMP, even if the upper surfaces of the lower interlayer film and the lower wiring are not planarized by CMP or the like, this Since the upper surfaces of the low dielectric constant layer and the organic polymer layer laminated on the upper surface are flat, a metal layer is laminated on the upper surface of the organic polymer layer in which the upper groove is formed and then polished by CMP to form the upper wiring. When forming, the useless metal does not remain on the upper surface of the organic polymer layer, and it is possible to prevent the occurrence of defects due to this remaining metal.
【００６８】本発明の第一の集積回路装置の製造方法で
は、低誘電率層と有機ポリマ層とのエッチング選択性が
高いので、上部凹溝とヴィアホールとを所望の形状に良
好に形成することができ、低誘電率層と有機ポリマ層と
に対するバリア絶縁膜のエッチング選択性も高いので、
ヴィアホールや上部凹溝を形成するときに下部配線が腐
食されることを防止でき、低誘電率層と有機ポリマ層と
の誘電率が低いので、実効誘電率が低減された集積回路
装置を製造することができる。In the first integrated circuit device manufacturing method of the present invention, since the etching selectivity between the low dielectric constant layer and the organic polymer layer is high, the upper groove and the via hole are favorably formed in a desired shape. Since the barrier insulating film has a high etching selectivity with respect to the low dielectric constant layer and the organic polymer layer,
Since the lower wiring can be prevented from being corroded when forming the via hole and the upper groove, and the low dielectric constant of the low dielectric constant layer and the organic polymer layer is low, an integrated circuit device with a reduced effective dielectric constant is manufactured. can do.
【００６９】本発明の第二の集積回路装置の製造方法で
は、有機ポリマ層と低誘電率層とのエッチング選択性が
高いので、上部凹溝とヴィアホールとを所望の形状に良
好に形成することができ、低誘電率層と有機ポリマ層と
に対するバリア絶縁膜のエッチング選択性も高いので、
ヴィアホールや上部凹溝を形成するときに下部配線が腐
食されることを防止でき、有機ポリマ層と低誘電率層と
の誘電率が低いので、実効誘電率が低減された集積回路
装置を製造することができる。In the second method of manufacturing an integrated circuit device of the present invention, since the etching selectivity between the organic polymer layer and the low dielectric constant layer is high, the upper recessed groove and the via hole are favorably formed in a desired shape. Since the barrier insulating film has a high etching selectivity with respect to the low dielectric constant layer and the organic polymer layer,
Since the lower wiring can be prevented from being corroded when the via hole and the upper groove are formed, and the dielectric constant of the organic polymer layer and the low dielectric constant layer is low, an integrated circuit device with a reduced effective dielectric constant is manufactured. can do.
【００７０】本発明の第三の集積回路装置の製造方法で
は、バリア絶縁膜の上面に炭素含有シリコン酸化膜から
なる低誘電率層を積層し、この低誘電率層の上面をＣＭ
Ｐにより平坦化してから、この平坦化された低誘電率層
の上面に有機ポリマ層を積層することにより、下部層間
膜と下部配線との上面がＣＭＰなどにより平坦とならな
くとも、この上面に積層された低誘電率層と有機ポリマ
層との上面が平坦となるので、上部凹溝が形成されてい
る有機ポリマ層の上面に金属層を積層してからＣＭＰに
より研磨して上部配線を形成するとき、有機ポリマ層の
上面に無用な金属が残存しないので、この残存による不
良の発生を防止することができる。In the third method for manufacturing an integrated circuit device of the present invention, a low dielectric constant layer made of a carbon-containing silicon oxide film is laminated on the upper surface of the barrier insulating film, and the upper surface of the low dielectric constant layer is CM.
Even if the upper surfaces of the lower interlayer film and the lower wiring are not flattened by CMP or the like by flattening with P and then laminating an organic polymer layer on the flattened upper surface of the low dielectric constant layer, Since the upper surfaces of the laminated low dielectric constant layer and organic polymer layer become flat, a metal layer is laminated on the upper surface of the organic polymer layer in which the upper groove is formed and then polished by CMP to form the upper wiring. At this time, since unnecessary metal does not remain on the upper surface of the organic polymer layer, it is possible to prevent the occurrence of defects due to this residual metal.
【図１】本発明の集積回路装置の実施の一形態であるデ
ュアルダマシン回路の内部構造を示す縦断正面図であ
る。FIG. 1 is a vertical sectional front view showing the internal structure of a dual damascene circuit which is an embodiment of an integrated circuit device of the present invention.
【図２】集積回路装置の製造方法の一部を示す工程図で
ある。FIG. 2 is a process drawing showing part of the method of manufacturing the integrated circuit device.
【図３】集積回路装置の製造方法の一部を示す工程図で
ある。FIG. 3 is a process drawing showing part of the method of manufacturing the integrated circuit device.
【図４】集積回路装置の製造方法の一部を示す工程図で
ある。FIG. 4 is a process drawing showing part of the method of manufacturing the integrated circuit device.
【図５】集積回路装置の一従来例であるデュアルダマシ
ン回路の内部構造を示す縦断正面図である。FIG. 5 is a vertical cross-sectional front view showing the internal structure of a dual damascene circuit which is a conventional example of an integrated circuit device.
２００ 集積回路装置であるデュアルダマシン回路 ２０１ 下部層間膜 ２０２ バリア絶縁膜 ２０３ 有機ポリマ層 ２０４ 低誘電率層 ２１１ 下部凹溝 ２１２ ヴィアホール ２１３ 上部凹溝 ２２１ 下部配線 ２２２ 接続配線 ２２３ 上部配線 200 Dual damascene circuit which is an integrated circuit device 201 Lower interlayer film 202 barrier insulating film 203 Organic polymer layer 204 Low dielectric constant layer 211 Lower groove 212 via hole 213 Upper groove 221 Lower wiring 222 connection wiring 223 upper wiring
フロントページの続き Ｆターム(参考） 5F033 HH11 HH32 JJ01 JJ11 JJ32 KK11 KK32 MM01 MM02 MM12 MM13 NN06 NN07 PP15 PP27 PP28 PP33 QQ09 QQ12 QQ25 QQ28 QQ37 QQ48 QQ98 RR01 RR02 RR05 RR06 RR21 RR29 SS15 SS22 TT04 XX01 XX03 XX24 5F058 AA10 AC03 AC10 AF04 AG01 AH02 Continued front page F term (reference) 5F033 HH11 HH32 JJ01 JJ11 JJ32 KK11 KK32 MM01 MM02 MM12 MM13 NN06 NN07 PP15 PP27 PP28 PP33 QQ09 QQ12 QQ25 QQ28 QQ37 QQ48 QQ98 RR01 RR02 RR05 RR06 RR21 RR29 SS15 SS22 TT04 XX01 XX03 XX24 5F058 AA10 AC03 AC10 AF04 AG01 AH02
Claims (9)
る下部凹溝に埋設されている下部配線と、 この下部配線が埋設された前記下部層間膜の上面に積層
されているバリア絶縁膜と、 このバリア絶縁膜の上面に積層されているＣＨ系の有機
ポリマ層と、 この有機ポリマ層の上面に積層されておりＭＳＱ(Methy
l Silsesquioxane)とＨＳＱ(Hydrogen Silsesquioxane)
とＭＨＳＱ(Methyl Hydrogen Silsesquioxane)と炭素含
有シリコン酸化膜との一つからなる低誘電率層と、 この低誘電率層の上面から前記有機ポリマ層の上面まで
形成されている上部凹溝に埋設されている上部配線と、 前記上部凹溝の底面から前記下部配線の上面まで前記有
機ポリマ層と前記バリア絶縁膜とを貫通したヴィアホー
ルに埋設されている接続配線と、を少なくとも具備して
いる集積回路装置。1. A lower interlayer film, a lower wiring buried in a lower groove formed to a predetermined depth from the upper surface of the lower interlayer film, and an upper surface of the lower interlayer film having the lower wiring buried therein. The barrier insulating film laminated on the barrier insulating film, the CH-based organic polymer layer laminated on the upper surface of the barrier insulating film, and the MSQ (Methy
l Silsesquioxane) and HSQ (Hydrogen Silsesquioxane)
And a low dielectric constant layer composed of MHSQ (Methyl Hydrogen Silsesquioxane) and a carbon-containing silicon oxide film, and embedded in an upper groove formed from the upper surface of the low dielectric constant layer to the upper surface of the organic polymer layer. Integrated wiring, and a connection wiring embedded in a via hole penetrating the organic polymer layer and the barrier insulating film from the bottom surface of the upper groove to the upper surface of the lower wiring. Circuit device.
る下部凹溝に埋設されている下部配線と、 この下部配線が埋設された前記下部層間膜の上面に積層
されているバリア絶縁膜と、 このバリア絶縁膜の上面に積層されておりＭＳＱとＨＳ
ＱとＭＨＳＱと炭素含有シリコン酸化膜との一つからな
る低誘電率層と、 この低誘電率層の上面に積層されているＣＨ系の有機ポ
リマ層と、 この有機ポリマ層の上面から前記低誘電率層の上面まで
形成されている上部凹溝に埋設されている上部配線と、 前記上部凹溝の底面から前記下部配線の上面まで前記低
誘電率層と前記バリア絶縁膜とを貫通したヴィアホール
に埋設されている接続配線と、を少なくとも具備してい
る集積回路装置。2. A lower interlayer film, a lower wiring buried in a lower groove formed to a predetermined depth from the upper surface of the lower interlayer film, and an upper surface of the lower interlayer film in which the lower wiring is buried. And a barrier insulating film laminated on the upper surface of the barrier insulating film, and MSQ and HS
A low dielectric constant layer composed of one of Q, MHSQ, and a carbon-containing silicon oxide film, a CH-based organic polymer layer laminated on the upper surface of the low dielectric constant layer, and a low dielectric constant layer from the upper surface of the organic polymer layer. An upper wiring embedded in an upper groove formed to the upper surface of the dielectric layer, and a via penetrating the low dielectric layer and the barrier insulating film from the bottom surface of the upper groove to the upper surface of the lower wiring. An integrated circuit device comprising at least a connection wiring embedded in a hole.
ポリアリレン、ポリアリレンエーテル、ベンゾシクロブ
テン、の一つからなる請求項１または２に記載の集積回
路装置。3. The organic polymer layer is polyphenylene,
The integrated circuit device according to claim 1 or 2, comprising one of polyarylene, polyarylene ether, and benzocyclobutene.
少なくとも一方がポーラス構造からなる請求項１ないし
３の何れか一項に記載の集積回路装置。4. The integrated circuit device according to claim 1, wherein at least one of the low dielectric constant layer and the organic polymer layer has a porous structure.
配線とがＣuからなる請求項１ないし４の何れか一項に
記載の集積回路装置。5. The integrated circuit device according to claim 1, wherein the lower wiring, the upper wiring, and the connection wiring are made of Cu.
記低誘電率層の上面がＣＭＰ(Chemical Mechanical Pol
ishing)により平坦化されている請求項２に記載の集積
回路装置。6. The upper surface of the low dielectric constant layer formed of the carbon-containing silicon oxide film is CMP (Chemical Mechanical Pol).
The integrated circuit device according to claim 2, wherein the integrated circuit device is planarized by ishing).
法であって、 下部層間膜の上面から所定の深度まで形成した下部凹溝
に下部配線を埋設し、 この下部配線が埋設された前記下部層間膜の上面にバリ
ア絶縁膜を積層し、 このバリア絶縁膜の上面にＣＨ系の有機ポリマ層を積層
し、 この有機ポリマ層の上面にＭＳＱとＨＳＱとＭＨＳＱと
炭素含有シリコン酸化膜との一つからなる低誘電率層を
積層し、 この低誘電率層の上面から前記有機ポリマ層の上面まで
開口孔を形成し、 この開口孔の底面から前記バリア絶縁膜の上面まで前記
有機ポリマ層にヴィアホールを形成し、 このヴィアホールの位置で前記低誘電率層の上面から前
記有機ポリマ層の上面まで上部凹溝を形成し、 この上部凹溝の底面に開口した前記ヴィアホールを露出
した前記バリア絶縁膜の除去で前記下部配線の上面まで
貫通させ、 前記ヴィアホールと前記上部凹溝とに金属を一体に埋設
して接続配線と上部配線とを形成する製造方法。7. The method of manufacturing an integrated circuit device according to claim 1, wherein a lower wiring is buried in a lower groove formed to a predetermined depth from an upper surface of the lower interlayer film, and the lower wiring is buried. A barrier insulating film is stacked on the upper surface of the lower interlayer film, a CH-based organic polymer layer is stacked on the upper surface of the barrier insulating film, and MSQ, HSQ, MHSQ, and a carbon-containing silicon oxide film are stacked on the upper surface of the organic polymer layer. A low dielectric constant layer is formed, and an opening hole is formed from the upper surface of the low dielectric constant layer to the upper surface of the organic polymer layer, and the organic polymer is formed from the bottom surface of the opening hole to the upper surface of the barrier insulating film. A via hole is formed in the layer, an upper groove is formed at the position of the via hole from the upper surface of the low dielectric constant layer to the upper surface of the organic polymer layer, and the via hole opened at the bottom surface of the upper groove is exposed. Before It is penetrated by the removal of the barrier insulating film to the upper surface of the lower wiring, a manufacturing method of forming a connecting wiring and an upper wiring metal and the via hole and the upper groove is embedded integrally.
法であって、 下部層間膜の上面から所定の深度まで形成した下部凹溝
に下部配線を埋設し、 この下部配線が埋設された前記下部層間膜の上面にバリ
ア絶縁膜を積層し、 このバリア絶縁膜の上面にＭＳＱとＨＳＱとＭＨＳＱと
炭素含有シリコン酸化膜との一つからなる低誘電率層を
積層し、 この低誘電率層の上面にＣＨ系の有機ポリマ層を積層
し、 この有機ポリマ層の上面から前記低誘電率層の上面まで
開口孔を形成し、 この開口孔の底面から前記バリア絶縁膜の上面まで前記
低誘電率層にヴィアホールを形成し、 このヴィアホールの位置で前記有機ポリマ層の上面から
前記低誘電率層の上面まで上部凹溝を形成し、 この上部凹溝の底面に開口した前記ヴィアホールを露出
した前記バリア絶縁膜の除去で前記下部配線の上面まで
貫通させ、 前記ヴィアホールと前記上部凹溝とに金属を一体に埋設
して接続配線と上部配線とを形成する製造方法。8. The method for manufacturing an integrated circuit device according to claim 2, wherein a lower wiring is buried in a lower groove formed to a predetermined depth from an upper surface of the lower interlayer film, and the lower wiring is buried. A barrier insulating film is stacked on the upper surface of the lower interlayer film, and a low dielectric constant layer made of one of MSQ, HSQ, MHSQ, and a carbon-containing silicon oxide film is stacked on the upper surface of the barrier insulating film. A CH-based organic polymer layer is laminated on the upper surface of the layer, an opening hole is formed from the upper surface of the organic polymer layer to the upper surface of the low dielectric constant layer, and the lower hole is formed from the bottom surface of the opening hole to the upper surface of the barrier insulating film. A via hole is formed in the dielectric constant layer, an upper groove is formed from the upper surface of the organic polymer layer to the upper surface of the low dielectric constant layer at the position of the via hole, and the via hole opened at the bottom surface of the upper groove. The exposed bar It is penetrated by the removal of A insulating film to the upper surface of the lower wiring, a manufacturing method of forming a connecting wiring and an upper wiring metal and the via hole and the upper groove is embedded integrally.
法であって、 下部層間膜の上面から所定の深度まで形成した下部凹溝
に下部配線を埋設し、 この下部配線が埋設された前記下部層間膜の上面にバリ
ア絶縁膜を積層し、 このバリア絶縁膜の上面に炭素含有シリコン酸化膜から
なる低誘電率層を積層し、 この低誘電率層の上面をＣＭＰにより平坦化し、 この平坦化された低誘電率層の上面にＣＨ系の有機ポリ
マ層を積層し、 この有機ポリマ層の上面から前記低誘電率層の上面まで
開口孔を形成し、 この開口孔の底面から前記バリア絶縁膜の上面まで前記
低誘電率層にヴィアホールを形成し、 このヴィアホールの位置で前記有機ポリマ層の上面から
前記低誘電率層の上面まで上部凹溝を形成し、 この上部凹溝の底面に開口した前記ヴィアホールを露出
した前記バリア絶縁膜の除去で前記下部配線の上面まで
貫通させ、 前記ヴィアホールと前記上部凹溝とに金属を一体に埋設
して接続配線と上部配線とを形成する製造方法。9. The method of manufacturing an integrated circuit device according to claim 6, wherein a lower wiring is buried in a lower groove formed to a predetermined depth from the upper surface of the lower interlayer film, and the lower wiring is buried. A barrier insulating film is stacked on the upper surface of the lower interlayer film, a low dielectric constant layer made of a carbon-containing silicon oxide film is stacked on the upper surface of the barrier insulating film, and the upper surface of the low dielectric constant layer is flattened by CMP. A CH-based organic polymer layer is laminated on the flattened top surface of the low dielectric constant layer, and an opening hole is formed from the top surface of the organic polymer layer to the top surface of the low dielectric constant layer. A via hole is formed in the low dielectric constant layer up to the upper surface of the insulating film, and an upper groove is formed at the position of the via hole from the upper surface of the organic polymer layer to the upper surface of the low dielectric constant layer. The via opening on the bottom A method of manufacturing, wherein a hole is penetrated to an upper surface of the lower wiring by removing the exposed barrier insulating film, and a metal is integrally embedded in the via hole and the upper groove to form a connection wiring and an upper wiring.
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