KR100463503B1 - 디지털티브이의동기복원장치 - Google Patents

Abstract

디지털 티브이의 동기 복원장치는 입력되는 데이터와 송신부에서 사용된 세그먼트 싱크의 값인 1, 0, 0, 1과의 상관값을 계산하는 상관기; 상기 상관기의 출력을 현재의 입력된 신호와 1 데이터 세그먼트 길이보다 작은 주기만큼 신호를 누적하는 제1세그먼트 누적수단; 일 인에이블 신호에 따라 상기 상관기로부터 입력되는 현재의 1 데이터 세그먼트 길이보다 작은 주기만큼 지연된 신호를 누적하는 제2세그먼트 누적수단; 상기 제1세그먼트 누적수단으로부터 입력된 신호를 소정의 임계치들과 비교하여 세그먼트 동기신호의 패턴을 검출하여 일 인에이블 신호를 제공하는 비교수단; 상기 제2세그먼트 누적수단에서 출력되는 데이터에서 상기 비교수단에서 제공되는 인에이블 신호에 따라 세그먼트 싱크의 위치를 검출하여 복구하는 싱크위치 검출부로 구성하여 상기 제1, 2세그먼트 누적수단에 두 개의 지연기를 사용하더라도 그 지연된 길이의 합이 1 데이터 세그먼트길이 즉, 종래의 지연기보다 그 길이가 작기 때문에 아식(ASIC) 설계시에 필요한 게이트 수를 줄일 수 있어 아식 칩의 단가를 낮출 수 있는 경제적인 효과를 가질 수 있는 것이다.

Description

디지털 티브이의 동기 복원장치

본 발명은 디지털 TV 수신기에 관한 것으로서, 특히 아식(ASIC)화에 용이한 디지털 TV 수신기의 동기 복원장치에 관한 것이다.

지금까지 HDTV에 대한 많은 연구가 계속되어 왔다.

그리고, 미국 HDTV전송방식에 대한 규격 즉, 미국의 그랜드 얼라이언스(Grand Alliance : G.A) HDTV 시스템 스펙이 1994년 2월 22일에 발표된 바 있다.

이 그랜드 얼라이언스 HDTV 시스템 스펙에 따르면, 압축된 영상 데이터를 디지털 방식으로 송수신하기 위해 이 영상 데이터상에 에러제어코딩(ECC:Error Control Coding)을 수행한다.

통상, 현행 NTSC 방송방식에서는 각 프레임간의 구분을 위해 프레임 사이에 영상 블랭킹 구간(Video Blanking Interval)이 존재하며 이 구간에서 프레임간의 구분을 위한 수직동기 신호가 실려온다.

또한, 프레임을 구성하는 라인들간의 구분을 위해 라인들 사이에 영상 블랭킹 구간이 존재하며 이 구간에 수평동기 신호가 실려진다.

이와 유사하게 HDTV 전송 방식에서도 세그먼트(Segment)와 필드(Field) 단위로 각각 데이터 블랭킹 구간(DATA BLANKING INTERVAL)이 존재하며, 이 구간들내에 각각 데이터 세그먼트 동기신호와 데이터 필드동기신호가 존재하게 된다.

여기서, 그랜드 얼라이언스 HDTV 전송시스템의 스펙에 따른 데이터 포맷중 한 세그먼트를 살펴보면, 1 세그먼트 단위로 존재하는 데이터 블랭킹 구간에서는 세그먼트 동기신호가 실리게 되며, 세그먼트 동기 신호는 에러제어코딩되지 않는데 이는 방송국측으로부터 전송된다.

물론, 상술한 바와 같이 각 세그먼트 동기신호사이에 실린 압축된 영상 데이터는 에러 제어 코딩되어 전송된다.

이 세그먼트 동기신호는 수신된 영상 데이터를 동기에 맞추어 복구(Recovery)하는데 편리하도록 시스템적으로 배려된 것이다.

그러므로 HDTV는 영상 데이터가 완전히 복구되기 전에 데이터 세그먼트 동기신호를 복구하고 이 데이터 세그먼트 동기신호로부터 데이터 심볼 클럭을 만들어낸다.

다시 말해서 에러 제어 코딩된 데이터 세그먼트 앞부분에는 항상 에러제어 코딩되지 않은 세그먼트 동기신호에 해당하는 데이터가 주기적으로 실려있기 때문에 수신측에서는 이 데이터를 검출하여 세그먼트 동기신호를 만들고 이 세그먼트 동기신호에 동기된 클럭 신호들을 이용하여 수신된 복합기저대역의 데이터(Composite baseband data signal)로 부터 송신된 영상신호를 복원한다.

따라서, 동기화 수신 시스템(Synchronous Receiving System)이 구현될 수 있다.

일반적으로, 디지털 송, 수신 시스템은 한 심볼주기동안 단지 하나의 심볼정보가 실려있는 파형이 전송되어지기 때문에 수신기측에서는 수신된 파형으로부터 그 심볼의 위상을 알아내므로서 심볼 정보를 정확히 복구할 수 있게 된다.

상기 세그먼트 동기신호는 832 심볼의 데이터 마다 4심볼씩 삽입되어 있는데 4심볼의 동기신호는 1, 0, 0, 1이다.

이 832 심볼 길이의 데이터를 1 데이터 세그먼트(1 Data Segment)라고 하며 여기에 삽입된 4심볼의 수평동기 신호를 데이터 세그먼트 싱크(Data Segment Sync: DS Sync)라고 한다.

편의상 DS 싱크는 매 데이터 세그먼트에서 가장 앞선 4 심볼에 위치시킨다.

수신단에서는 수신된 신호중에서 매 데이터 싱크의 시작점을 알기 위해 DS 싱크를 찾게 되는데 이 방식은 도 1에 도시되었다.

도 1은 종래 기술에 따른 디지털 TV의 동기 복원장치를 나타낸 블록 구성도이다.

도 1을 참조하여 살펴보면, 송신단에서 DS싱크 위치에 삽입한 것과 같은 값인 1, 0, 0, 1과 수신된 신호 사이의 상관값을 계산하는 상관기(Correlator)(10)를 사용한다.

그러나 수신된 신호는 채널 상에서 많은 왜곡을 당하므로 DS 싱크의 형태가 상당히 바뀌어져 있을 수 있다.

따라서, 매 데이터 세그먼트마다 DS싱크의 위치에서 송신부에서 삽입한 것과 동일한 형태의 DS 싱크를 발견할 수 없을 수도 있다.

이러한 현상을 보상하기 위하여 상기 상관기(10)에서의 DS 싱크의 형태인 1, 0, 0, 1과 수신된 신호 사이의 상관값을 계산한 후에 어큐뮬레이터(11)를 사용한다.

여기서, 상기 어큐뮬레이터(11)는 상기 상관기(10)에서 입력되는 현재의 신호와 1세그먼트 직전에 입력된 신호를 더한 값을 출력하는 것이다.

상기 어큐뮬레이터(11)는 도 1에 그 구성이 자세히 도시되었다.

즉, 상기 상관기(10)에서 입력되는 신호를 1 세그먼트 구간(832 심볼)동안 지연시키는 세그먼트 지연부(11b); 상기 세그먼트 지연부(11b)로부터 출력되는 신호와 현재 입력되는 신호를 가산하여 출력하는 가산기(11a)로 구성된다.

상기 어큐뮬레이터(11)의 동작을 살펴보면, 상관기(10)로부터 입력된 신호는 어큐뮬레이터(11)의 가산기(11a)를 통과한 후 세그먼트 지연부(11b)에서 1 세그먼트(832심볼)만큼 지연된다.

상기 세그먼트 지연부(11b)는 입력되는 상관기(10)의 출력을 세그먼트 단위만큼 지연시킨다.

가산기(11a)는 현재 입력되는 신호와 세그먼트 지연부(11b)로 부터 출력되는 1 세그먼트 지연된 신호를 가산하여 출력한다.

따라서, 어큐뮬레이터(11)는 상관기(10)로부터 입력되는 신호를 1 세그먼트 단위로 누적하여 출력한다.

이렇게 어큐뮬레이터(11)에서 출력되는 가산된 신호는 DS 싱크를 찾기 위하여 비교부(12)로 입력된다.

상기 비교부(12)는 입력된 신호를 소정의 임계치들과 비교하는 것에 의해 DS 싱크의 위치를 찾아내어 이 DS 싱크의 위치를 알려주는 DS 싱크를 생성한다.

이때, 매 데이터 싱크마다 상관기(10)로 입력되는 신호는 왜곡되어 DS 싱크의 형태를 잃어버릴 수도 있지만 데이터 구간과 DS 싱크패턴은 서로 상관관계가 없고 수신된 DS싱크의 구간은 DS싱크패턴과는 상관관계가 크다, 따라서 상기 상관기(10)의 출력을 1 데이터 세그먼트 단위로 계속해서 더하면 원래 데이터 구간의 값은 0으로 수렴하고 DS 싱크 구간의 값은 점점 커지게 된다.

따라서, 비교부(12)에서 일정한 임계치값을 가지고 비교하면 DS 싱크의 위치를 알 수 있게 되는 것이다.

종래 기술에 따른 디지털 티브이의 동기 복원장치는 1 데이터 세그먼트 길이의 지연기를 사용하므로 아식(ASIC) 설계시 지연기를 위하여 많은 크기의 게이트(Gate) 및 면적이 필요하다.

따라서, 상기 지연기의 많은 게이트 및 넓은 면적에 의해 아식 설계시 칩 자체가 커지는 문제점과 이에 따른 비용의 문제가 있었다.

따라서, 본 발명은 상기한 종래 기술에 따른 문제점을 해결하기 위하여 안출된 것으로 본 발명의 목적은 아식 설계시 DS 싱크를 찾기 위하여 사용되는 지연기의 크기를 줄임으로서 아식 설계시 유리하도록 한 디지털 티브이의 동기 복원장치를 제공함에 있다.

본 발명에 따른 디지털 티브이의 동기 복원장치의 특징은 입력되는 현재 신호와 송신부에서 삽입한 DS싱크와의 상관값을 계산하는 상관기; 상기 상관기의 출력으로부터 받은 입력과 1 데이터 세그먼트 길이보다 작은 크기만큼 지연된 신호를 계속해서 더하는 제1누적수단; 입력되는 일 인에이블 신호에 의해 상관기의 출력과 1 세그먼트 길이보다 작은 크기만큼 지연된 신호를 계속해서 더하는 제2세그먼트 누적수단; 상기 제1세그먼트 누적수단으로부터 입력된 신호를 소정의 임계치들과 비교하여 세그먼트 동기신호의 패턴을 검출하여 일 인에이블 신호를 제공하는 비교수단; 상기 제2세그먼트 누적수단에서 출력되는 데이터에서 상기 비교수단에서 제공되는 인에이블 신호에 따라 세그먼트 싱크의 위치를 검출하여 복구하는 싱크위치 검출부로 구성됨에 있다.

또한, 본 발명의 다른 특징은 상기 제1, 2 세그먼트 누적수단에 사용되는 각각의 지연기는 그 지연의 길이의 합이 1 데이터 세그먼트 길이보다 작은 지연기를 사용하여 아식(ASIC)화에 용이한 구조를 갖도록 하는데 있다.

이하, 본 발명에 따른 디지털 티브이의 동기 복원장치에 대하여 첨부된 도면을 참조하여 설명하기로 한다.

도 2는 본 발명에 따른 디지털 TV의 동기 복원장치를 나타낸 블록 구성도이다.

도 2를 참조하여 그 구성을 살펴보면, 송신단에서 출력되는 수신되는 복합기저대역의 데이터 신호중에서 데이터 세그먼트 동기신호를 검출하기 위하여 상기 동기신호와 상관관계를 계산하는 상관기(20); 상기 상관기(20)에서 출력되는 신호를 1 데이터 세그먼트의 길이(832심볼)를 2의 배수로 나눈 길이의 지연기를 가지고 누적하는 제1 어큐뮬레이터(21); 상기 상관기(20)의 출력을 일 인에이블 신호에 따라 제1 어큐뮬레이터(21)에서 사용한 2의 배수만큼의 길이의 지연기를 가지고 누적하는 제2 어큐뮬레이터(22); 상기 제1 어큐뮬레이터(21)로부터 입력된 신호를 소정의 임계치들과 비교하는 것에 의해 세그먼트 동기신호의 위치를 찾아내어 인에이블 신호를 제공하는 비교부(23); 상기 제2어큐뮬레이터(22)에서 출력되는 데이터 신호에서 상기 비교부(23)에서 제공되는 인에이블 신호에 따라 세그먼트 싱크를 복구하는 싱크위치 검출부(24)로 구성된다.

여기서, 상기 제1, 2어큐뮬레이터(21, 22)는 도 1에 도시된 어큐뮬레이터(11)의 구성과 동일하나 지연부에서 지연되는 값이 다른 것이다.

즉, 상기 제1어큐뮬레이터(21)는 입력되는 신호와 1세그먼트 구간의 길이인 832 심볼을 2의 배수로 나눈 수의 심볼만큼 지연된 신호를 더하여 출력하는 가산기(미도시); 상기 가산기의 출력을 1 세그먼트 구간의 길이인 832 심볼을 2의 배수로 나눈 수의 심볼만큼 지연시키는 지연부(미도시)로 구성된다.

한편, 상기 제2어큐뮬레이터(22)는 입력되는 신호와 제1어큐뮬레이터(21)에서 사용한 2의 배수만큼 지연된 신호를 더하여 출력하는 가산기(미도시); 상기 가산기의 출력을 입력되는 일 인에이블 신호에 의해 제1어큐뮬레이터(21)에서 사용한 2의 배수만큼 지연시키는 지연부(미도시)로 구성된다.

상기 구성에 대한 동작을 살펴보기로 한다.

먼저, 수신된 신호에서 송신단에서 삽입한 것과 동일한 DS싱크와의 상관값을 찾기 위해 상관기(20)를 사용한다.

그러나 수신된 신호는 채널상에서 잡음 등에 의하여 많은 왜곡이 되어 있으므로 상기 상관기(20)의 출력에서 정확한 DS 싱크의 위치를 찾을 수 없다.

따라서, 상기 상관기(20)의 출력을 제1어큐뮬레이터(21)에서 1 데이터 세그먼트보다 작은 주기로 더한다.

즉, 수신된 데이터 신호는 제1어큐뮬레이터(21)의 가산기를 통과한 후 지연부에서 1 데이터 세그먼트 보다 작은 주기(832심볼/2^N ;N = 2, 4, 8, 16, 32, 64)만큼 지연된다.

상기 지연부는 입력되는 데이터를 832/2^N의 길이만큼 지연시켜 가산기로 출력한다.

가산기는 현재 입력되는 신호와 지연부로 부터 출력되는 832/2^N 심볼 지연된 신호를 가산하여 출력한다.

또한, 상기 상관기(20)의 출력은 제2어큐뮬레이터(22)로 출력하게 되는데 입력된 신호는 제2어큐뮬레이터(22)의 가산기를 통과한 후 세그먼트 지연부에서 2^N(N=2,4, 8, 16, 32, 64)심볼만큼 지연된다.

상기 세그먼트 지연부는 입력되는 신호를 상기 비교부(23)에서 제공되는 인에이블 신호에 따라 2^N의 길이만큼 지연시켜 가산기로 출력한다.

가산기는 현재 입력되는 신호와 지연부로부터 출력되는 신호를 가산하여 싱크위치 검출부(24)로 출력된다.

이때, 상기 제2어큐뮬레이터(22)의 동작은 상기 비교부(23)에서 제공되는 인에이블 신호에 따라 동작하는 것이다.

상기 제1어큐뮬레이터(21)의 출력은 비교부(23)에 입력되어 상기 제2어큐뮬레이터(22)와 상기 싱크위치 검출부(24)에 사용되는 인에이블 신호를 생성한다. 상기 비교부(23)는 상기 제1 어큐뮬레이터(21)의 출력이 기 설정된 문턱전압보다 크면 인에이블 신호를 생성하여 제2 어큐뮬레이터(22)와 싱크위치 검출부(24)로 출력한다.

즉, 상기 제2어큐뮬레이터(22)는 상관기(20)로부터 데이터를 입력받는데 모든 데이터에서 동작하는 것이 아니라 상기 비교부(23)의 출력이 인에이블 상태를 가질때만 동작하는 것이다.

상기 인에이블 신호가 액티브될 때에만 상기 제2 어큐뮬레이터(22)는 상관기(21)의 출력 데이터를 누적하여 싱크 위치 검출부(24)로 출력하고, 상기 싱크위치 검출부(24)는 상기 제2 어큐뮬레이터(22)의 출력으로부터 DS 싱크의 위치를 찾게 된다.

상기 싱크위치 검출부(24)에서도 제2어큐뮬레이터(22)에서 사용한 것과 같은 인에이블 신호를 사용한다.

이때, 상기 제1, 2어큐뮬레이터(21, 22)에서 사용되는 지연부들의 길이의 합은 도 1에 도시된 세그먼트 지연부(11b) 하나의 길이보다 작은 것으로서, 제1어큐뮬레이터(21)에서 사용되는 지연부의 길이는 1 데이터 세그먼트 길이를 2의 배수로 나눈값이다. 즉, 416, 208, 104, 52, 26, 13 등의 길이를 가질 수 있다.

그런데 상기 제1 어큐뮬레이터(21)의 지연부의 길이가 1 데이터 세그먼트길이보다 작으므로 제1어큐뮬레이터(21)의 출력에서 0으로 수렴하지 않고 계속해서 값이 커지는 위치가 2개 이상 발생할 수가 있다.

예를 들어, 상기 제1 어큐뮬레이터(21)의 지연부의 길이가 도 3b와 같이 1/2 데이터 세그먼트(416 심볼)일 때에는 계속해서 값이 커지는 위치가 2개 즉, 동기 신호 주기 동안 문턱 전압을 넘어서는 경우가 2회 발생한다. 즉 동기 신호 주기로 보면 문턱 전압을 넘어서는 주기가 동기 신호 주기의 절반이다. 또한 도 3c와 같이 1/4 데이터 세그먼트일 때에는 동기 신호 주기 동안 문턱 전압을 넘어서는 경우가 4회 발생한다.

상기된 도 3b와 같이 한 동기 신호 주기동안 2회의 문턱 전압을 넘는 경우 중 한번은 진정한 동기 신호의 누적에 의해 발생하고, 나머지 한번은 지연기의 크기가 절반으로 줄어서 동기 신호와는 거의 무관하게 발생한다.

따라서, 2개 이상의 큰 값을 가지는 구간 중 어떤 위치가 정확한 DS 싱크 구간인지를 판단하는 블록이 필요한 것이다.

이 역할을 하는 블록이 제2어큐뮬레이터(22)이다.

즉, 상기 제2 어큐뮬레이터(22)는 비교부(23)에서 생성된 인에이블 신호를 사용하여 가산 및 지연동작을 수행하게 되는데 이때, 사용되는 지연기의 길이는 제1어큐뮬레이터(21)에서 사용한 지연기의 2의 배수값이어야 한다. 일 예로, 2, 4, 8, 16, 32, 64중의 하나의 값이어야 한다. 만약, 제1어큐뮬레이터(21)내의 지연기의 길이를 임의의 값으로 줄인다면 제2어큐뮬레이터(22)내의 지연기를 결정할 수 없게 되는 것이다.

상기와 같이 제 2 어큐뮬레이터(22)는 비교기(23)에서 인에이블 신호를 출력할 때 즉, 한 동기 신호 구간동안 문턱 전압을 넘어서는 2회의 구간 동안만 상기 상관기(21)의 출력을 누적시킨다. 그러면 진정한 동기 신호에 해당하는 위치는 계속 값이 커지고, 나머지 위치에서는 값이 거의 0에 머물러 있게 된다.

그러므로 싱크 위치 검출부(24)에서는 상기 제2 어큐뮬레이터(22)의 출력으로부터 DS 싱크의 위치를 정확하게 추정할 수가 있게 된다.

이를 위해 상기 싱크 위치 검출부(24)에도 임계값이 필요하다. 즉 상기 싱크 위치 검출부(24)는 상기 비교기(23)에서 출력되는 인에이블 신호가 액티브될 때에만 내부에 설정된 임계값을 제2 어큐뮬레이터(22)의 출력과 비교하여 임계값이 크면 이때의 위치를 DS 싱크의 위치로 검출하는 것이다.

도 3a 및 도 3c는 상기 제1어큐뮬레이터(21)에 사용된 각각 길이가 다른 지연기를 사용했을 때의 상기 제1어큐뮬레이터(21)의 출력값을 도 1에 도시된 종래의 어큐뮬레이터에 사용된 지연부와 비교하여 도시한 것이다.

여기서, 도 3a는 지연기의 길이가 1데이터 세그먼트(832심볼)와 같을 때의 출력값이고, 도 3b는 1/2데이터 세그먼트(416 심볼)일 때의 출력값이고, 도 3c는 1/4데이터 세그먼트일 때의 출력값인 것이다.

도 3a에서는 원래의 DS싱크 위치에서만 큰 값을 가지지만 도 3b에서는 원래의 위치에서 1/2데이터 세그먼트 떨어진 위치에서 또 한 번 큰 값을 가진다.

또한, 도 3c에서는 1/4 데이터 세그먼트 주기로서 큰 값을 가짐을 알 수 있다.

만약, 도 3a의 출력을 가진 어큐뮬레이터를 사용한다면 즉, 종래에서와 같이 제2어큐뮬레이터(22)가 필요없지만 도 1에 도시된 바와 같이 어큐뮬레이터를 하나 사용했을 때 필요한 지연기의 길이보다 본 발명의 제1, 2 어큐뮬레이터(21, 22)에 사용된 지연기의 합이 더 작기 때문에 아식 설계시 필요한 게이트 수를 줄일 수 있는 것이다.

본 발명에 따른 디지털 티브이의 동기 복원장치는 아식 설계시 지연기가 플립플롭으로 구성되어 있을 경우에는 다른 로직(Logic)적인 회로보다 지연기에 필요한 게이트 수가 더 많다.

따라서, 상술한 바와 같이 두 개의 지연기를 사용하더라도 종래의 지연기보다 그 길이가 작기 때문에 상기 아식 설계시의 필요한 게이트 수를 줄일 수 있어 아식 칩의 단가를 낮출 수 있는 경제적인 효과를 가질 수 있는 것이다.

도 1은 종래 기술에 따른 디지털 TV의 동기 복원장치를 나타낸 블록 구성도

도 2는 본 발명에 따른 디지털 TV의 동기 복원장치를 나타낸 블록 구성도

도 3a 및 도 3c는 도 1과 도 2의 각 어큐뮬레이터에서 출력되는 데이터 세그먼트 싱크의 위치를 나타낸 도면

도면의 주요부분에 대한 부호의 설명

20:상관기 21, 22:어큐뮬레이터

23:비교부 24:싱크위치 검출부

Claims (6)

1. 디지털 TV의 동기 복원장치에 있어서,

   입력되는 데이터와 미리 셋팅시킨 데이터 세그먼트(DS) 싱크 신호와의 상관도를 구하여 출력하는 상관기;

   상기 상관기의 출력 데이터를 1 데이터 세그먼트 신호보다 작은 주기의 데이터 세그먼트만큼 지연된 신호와 더하여 누적하는 제1세그먼트 누적수단;

   상기 제1세그먼트 누적수단으로부터 입력된 신호를 소정의 임계치들과 비교하여 DS 싱크 신호의 패턴이 검출되면 인에이블 신호를 제공하는 비교수단;

   상기 비교수단의 인에이블 신호가 액티브되면 상기 상관기의 출력 데이터를 상기 제1세그먼트 누적수단에서 사용된 지연기의 길이와 상관관계를 가지는 주기의 데이터 세그먼트만큼 지연된 신호와 더하여 누적하는 제2세그먼트 누적수단; 및

   상기 비교수단의 인에이블 신호가 액티브되면 상기 제2세그먼트 누적수단에서 출력되는 데이터로부터 DS 싱크 신호의 패턴을 갖는 DS 싱크 신호의 위치를 검출하는 싱크위치 검출부로 구성됨을 특징으로 하는 디지털 티브이의 동기 복원장치.
2. 제1항에 있어서, 상기 제1세그먼트 누적수단은

   상기 상관기의 출력 신호와 1데이터 세그먼트 주기보다 작은 주기를 갖는 지연부의 출력을 더하는 가산부;

   상기 가산부의 출력을 1데이터 세그먼트 주기보다 작은 주기의 구간동안 지연시켜 상기 가산부로 피드백함과 동시에 상기 비교 수단으로 출력하는 세그먼트 지연부로 구성됨을 특징으로 하는 디지털 티브이의 동기 복원장치.
3. 제1항에 있어서, 상기 제2세그먼트 누적수단은

   상기 상관기의 출력 신호와 상기 제1세그먼트 누적수단의 지연부보다 더 작은 주기를 갖는 지연부의 출력을 더하는 가산부;

   상기 비교수단에서 출력되는 인에이블 신호가 액티브될 때에만 상기 제1세그먼트 누적수단의 지연부보다 더 작은 주기의 구간동안 상기 상관기의 출력 신호를 지연시켜 상기 가산부로 피드백함과 동시에 상기 싱크 위치 검출부로 출력하는 세그먼트 지연부로 구성됨을 특징으로 하는 디지털 티브이의 동기 복원장치.
4. 제2항 및 제3항에 있어서,

   상기 제1, 2세그먼트 누적수단에서 사용되는 각 세그먼트의 지연부의 길이의 합은 1 데이터 세그먼트(832심볼) 값보다 그 길이가 작은 값임을 특징으로 하는 디지털 티브이의 동기 복원장치.
5. 제2항에 있어서,

   상기 제1세그먼트 누적수단에서 사용된 세그먼트 지연부 길이는 1 데이터 세그먼트 길이를 2의 배수로 나눈 값임을 특징으로 하는 디지털 티브이의 동기 복원장치.
6. 제3항에 있어서,

   상기 제2세그먼트 누적수단에서 사용된 세그먼트 지연부 길이는 상기 제1어큐뮬레이터에서 사용한 지연부의 2의 배수값임을 특징으로 하는 디지털 티브이의 동기 복원장치.