KR100462139B1 - 직교변조기용평형트랜스버설i,q필터 - Google Patents

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KR100462139B1 KR10-1998-0707474A KR19980707474A KR100462139B1 KR 100462139 B1 KR100462139 B1 KR 100462139B1 KR 19980707474 A KR19980707474 A KR 19980707474A KR 100462139 B1 KR100462139 B1 KR 100462139B1
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Abstract

GSM TDMA, IS-54 또는 IS-95 표준을 따르는 통신 시스템들과 같은 디지탈 셀방식 무선 송신 시스템에서 무선 송신은 직교 변조를 하기 전에 신호들의 I,Q 필터링용 방법 및 장치에 의해 인접한 채널 간섭을 감소시키도록 스펙트럼적으로 억제된다. 필터링은 상보 출력들에서 동일한 저항 네트워크에 접속된 다중 단의 레지스터들에 의해 달성된다. 이 저항 네트워크들의 출력들이 합산되어 디지탈 음성 도는 데이타 송신의 평활하게 천이되는 아날로그 표시를 나타낸다. 이 아날로그 표시는 추가적으로 로우 패스 필터링되어 직교 변조 전에 고주파 성분들을 제거할 수 있다. 송신 신호의 고속 송신이 회피되기 때문에, 인접한 채널 간섭이 감소된다.

Description

직교 변조기용 평형 트랜스버설 I,Q 필터 {Balanced Transversal I,Q Filters for Quadrature Modulators}
본 발명은 인접한 채널 간섭을 유발하지 않도록 무선 송신의 스펙트럼 억제를 실현하기 위한 방법 및 장치에 관한 것으로, 더 구체적으로는, TDMA 또는 CDMA 셀방식 전화 신호와 같은 높은 비트 전송율 디지탈 전송의 스펙트럼 억제를 실현하기 위한 방법 및 장치에 관한 것이다.
기술적 진보에 의하여 셀방식 휴대용 전화기의 배터리 수명은 연장된 반면, 그 크기와 비용을 감소시키는 꾸준한 향상이 이루어졌다. 이는 셀방식 전화기를 훨씬 더 각광받게 하였다. 그 결과, 셀방식 전화기 시스템은 훨씬 더 많은 수의 가입자들에게 서비스를 제공할 수 있도록 확장할 필요가 생겼다.
주파수 채널 이용도에 대한 압력은 유럽 GSM TDMA 시스템, 미국 IS-54 디지탈 TDMA 셀방식 표준, 및 미국 IS-95 CDMA 표준과 같은 디지탈 셀방식 기술을 발전시켰다. 전술된 모든 시스템들은 우선 음성을 압축된 디지탈 형태로 변환한 후, 다소간 장황하게 코딩되고, 하나 또는 그 이상의 타임슬롯을 이용하여 반복되는 프레임 주기로 전송되는 것을 특징으로 한다.
예를 들면, GSM TDMA 시스템은 음성을 컨볼루션 코딩(convolutional coding)을 이용하여 코딩하고 하프-레이트(half-rate) 또는 풀-레이트(full-rate) 채널이 할당되었는지에 따라 16개의 타임슬롯 중에서 하나 또는 2개를 이용하여 상기 코딩된 음성을 전송한다. IS-54 시스템도 역시 음성을 컨볼루션 코딩하여 이를 6개의 타임슬롯 중 하나 또는 2개를 이용하여 전송한다. IS-95 시스템은 컨볼루션 코딩과 함께 비트 반복을 이용하고 음성을 음성 사운드가 목소리 사운드, 목소리 아닌 사운드 또는 침묵/배경 잡음인지에 따라 16개의 타임슬롯 중 2, 4, 8 또는 16개를 이용하여 전송한다. 따라서, 모든 경우에, 음성의 비트 전송율은 우선 압축하여 자연적인 리던던스(redundance)를 제거하고 나서 지능적인 코딩을 이용함으로써 비트 전송율이 증가되어 간섭에 더 강한 전송을 하기 위한 더 높은 비트 전송율 스트림을 얻게 된다.
디지탈 코딩된 신호용 전송기는 평형 직교 변조기를 포함하는 것이 바람직하다. 도 1은 임의적으로 변조된 신호를 합성하기 위한 직교 변조기의 종래 배열을 도시한다. 디지탈 신호 처리기(DSP; 30)는 소정의 복합 변조의 실수 및 허수부의 시간 이격(time-spaced) 샘플들을 계산한다. 이 실수부는 소정의 위상각의 코사인과 소정 진폭의 곱으로서 주어지는 반면, 허수부는 위상각의 사인과 진폭의 곱으로서 주어진다. 이와 같이, 진폭 변조(AM) 신호 또는 위상 변조(PM) 신호 둘다 생성될 수 있거나, 이들 둘 다를 포함하는 신호가 생성될 수 있다. 그 결과는 일반적으로 복합 변조된 신호로 알려져 있다. DSP(30)에 의해 계산된 수치 샘플들은 각 수치 샘플들 쌍을 한 쌍의 I(동위상)와 Q(직교) 신호로 알려진 한 쌍의 아날로그 전압으로 변환하는 한 쌍의 D-A 변환기(31)로 전송된다. 일련의 이러한 수치 샘플들은 단계적인 형태로 I 및 Q 파형을 생성한다.
파형들의 단계들은 억제되지 않는한 인접한 무선 채널들과 간섭하는 부적절한 스펙트럼 성분을 유발한다. D-A 변환에 관련한 일부 기술은 인접한 샘플값 간의 경사진 파형을 가진 샘플들 사이의 보간(interpolation)을 제공하여, 원하지 않았던 성분들을 감소시키지만 충분히 제거하지는 못한다. 따라서, I 및 Q 평활 필터(smoothing filter; 32)가 요구된다. 이는 해당되는 모든 변조 스펙트럼 성분들을 패스시키지만 D-A 변환기(31)들로부터의 단계적이거나 구분적인 선형 I,Q 파형들과 관련된 스펙트럼의 고주파 성분들을 억제하는 로우-패스 필터이다.
평활된 I,Q 파형들은 코사인 및 사인 캐리어 주파수 신호들과 함께 한 쌍의 평형 변조기(33)들에 인가되는데, 이 배열은 직교 변조기로서 알려져 있다. 지금까지 기술되고 도 1에 도시된 배열은 공지된 종래 기술에 속한다.
요약하면, DSP(30)는 소정의 디지털 혹은 아날로그 변조를 나타내는 수치적 I,Q 파형을 생성하고나서 D-A 변환기(31)들은 수치 I,Q 대표를 아날로그 I,Q 변조 파형으로 변환한다. 필터(32)들은 수치 I,Q 신호들의 유한 시간 샘플링 및 양자화로 인한 불연속성을 제거하여 연속적인 I,Q 파형을 생성하기 때문에 인접한 무선 채널들로의 스펙트럼 혼선을 피하게 된다. 평활된 I,Q 파형들은 직교 변조기(33)를 이용하여 사인 및 코사인 무선 주파수 캐리어들에 인가된다.
정확한 신호 생성을 위하여 (1) 2개의 평형 변조기들이 정확하게 매칭되고, (2) I 및 Q 신호들의 레벨이 서로에 대해 정확하게 제어되며, (3) 평형 변조기들이 낮은 캐리어 누설 또는 오프셋(offset)을 가지는, 즉 평형 변조기의 출력 신호는 각 I 또는 Q 변조 신호가 제로일 때 제로이어야만 한다는 것이 중요하다.
I 및 Q 신호들이 포지티브에서 네가티브로 변화하기 때문에, 회로가 하나의 포지티브 공급으로부터만 동작되어야 한다면, I 또는 Q 파형의 원점은 영볼트가 되도록 정의될 수 없고, 공급 전압의 절반과 같은 포지티브 기준 전압이 되도록 정의되어야만 한다. 그러면, I 또는 Q 파형이 기준 전압 이하에서 스윙(swing)할 때에는 네가티브로 해석되고 기준 전압 이상에서 스윙할 때는 포지티브로 해석될 것이다.
공교롭게도, 제로의 입력 수치값을 공급하는 D-A 변환기의 전압과 정확히 동일한 기준 전압을 DSP(30)로부터 생성한다는 것은 곤란하다. 이러한 문제점은 도 2에 나타나고 특수 D-A 변환 기술을 이용하여 I 및 Q 신호뿐만 아니라 이들의 상보 및 신호를 생성하는 미국 특허 번호 제 5,530,722에 개시된 평형 구성을 사용함으로써 극복된다.
도 2에서, 도 1의 D-A 변환기(31)를 이용하는 대신에, DSP(30)로부터의 수치 I 및 Q 신호들은 델타-시그마(Δ-Σ) 변환기(41)로 전송된다. 이 디바이스는 수치 입력값에 비례하는 짧은 구간 평균치를 가지는 이진수 1 및 0의 고속 비트 전송율을 생성하는 종래 기술에 따라 제작된다. 비트 스트림(bit stream)이 생성되는 최대 허용 수치 입력값은 11111 . . . ('1' 조건의 전압은 선택된 공급 전압과 동일하다)이지만 최소 수치 입력값은 비트 패턴 00000 . . . 을 생성하게 될 것이다. 할프-스케일 수치 입력은 공급 전압의 절반과 동일한 평균 전압을 가지는 비트 스트림 1010101010 . . . 을 생성하게 될 것이다. 미국 특허 번호 제 5,530,722호에 개시된 발명의 특징에 따르면, 여분의 인버터 게이트(42)들이 각 델타-시그마 변환기(41)의 출력에 제공되어 상보 비트 스트림을 추가적으로 생성하게 된다. 이는 델타-시그마 변환기(41)들이 공급 전압의 1/3의 평균을 가지는 비트 스트림 100100100100 . . . 을 생성할 때, 상보 비트 스트림은 공급 전압의 2/3의 평균을 가지는 011011011011 . . . 이 된다는 것을 의미한다. 이들 양자간의 차는 공급 전압의 1/3-2/3 = -1/3이다. 변환기가 공급 전압의 +3/4의 평균을 가지는 111011101110 . . . 을 생성한다면, 상보 신호 000100010001 . . . 는 그 차가 공급 전압의 1/4 = +1/2이 되도록 공급 전압의 1/4의 평균을 가지게 될 것이다. 따라서, I 또는 Q 신호를 나타내는 변환기 출력 신호와 그 상보 신호간의 차를 이용함으로써, 표시된 값은 하나의 포지티브 전압 공급을 가질 때조차도 포지티브 또는 네가티브일 수 있고, 어떠한 기준 전압도 발생될 필요가 없다. 따라서, 평형 혼합기(43)는 하나의 입력이라기보다는 2개의 배선 입력들이 평형되도록 제공되어, 2개의 배선들에 대한 신호들의 차에 응답하고 2개의 배선들에 대한 절대 또는 공통 모드 전압(전압의 총합)에는 응답하지 않는다.
다수의 비트들에 대한 이동 평균 전압(moving average voltage)을 형성함으로써, 고속 비트 전송율 델타-시그마 변조 비트 스트림들은 그것이 나타내는 아날로그 전압으로 간단하게 변환된다. 이는 비트 전송율의 작은 단편인 대역폭을 가지는 연속된 시간, 로우-패스 필터를 이용하여 수행될 수도 있지만, 모든 소정 변조 성분들을 통과시키기에 여전히 충분하다. 이 발명에서 개발된 평형 신호 구성에 대하여, 평형 필터들(44)은 델타-시그마 변환기 출력들과 I,Q 평형 변조기(43)들 사이에 개재된다.
요약하면, 델타-시그마 변조기(41)들은 DSP(30)으로부터의 수치 샘플값들을 고속 비트 전송율 스트림으로 변환하는데, 여기서 일시적인 파형값들은 비트 스트림에서 일에 대한 제로의 비율, 즉 평균 마크/공간 비율로 표현된다. 인버터(42)들은 마크 공간 비율의 차가 포지티브 및 네가티브의 일시적인 파형값들 둘 다를 보다 쉽게 나타낼 수 있는 평형 신호를 형성하도록 상보 비트 스트림을 형성한다. 미국 특허 번호 제 5,530,722호에 개시된 바와 같이, 고속 비트 전송율 변동이 평형 필터(44)에 의해 제거되어 직교 변조기(43)의 평형 입력에 인가되는 연속, 평활 I,Q 파형을 얻게 된다.
WO 93/14588의 도 1은 종래의 D-A 변환기 및 안티얼라이어싱(antialiasing) 필터를 나타낸다. 여기서는 직교 변조기가 평형 신호로 구동될 수 있다는 것을 개시하고 있지 않다. 져그 힌더링(Jurg Hinderling) 등에게 허여된 Solid-State Circuits 28의 8107IEEE J(1993년 3월)의 페이지 253-260의 "CDMA Mobile Station Modem ASIC,"는 송신 필터가 분석 파형이 아닌 수치 출력을 가진다는 것을 가리키는 송신 필터에 접속된 D-A 변환기를 나타낸다. 아끼라 야스다(Akira Yasuda) 등에게 허여된 IEEE 1995 Custom Integrated Circuits Conference, 1995년 1월 페이지 315-318, "A Small-Size Adder-Free Tr/4-Shift QPSK Signal Generator"는 디지털 가산기의 사용을 회피함으로써 다이 크기를 감소시키는 델타-시그마 변조 기술을 이용하는 직렬-병렬 변환기를 이용하는 QPSK 신호 발생기를 개시하고 있다.
이 특허 출원들은 고속 비트 전송율 시그마-델타 변조 스트림에 의한 복합 변조 신호 파형을 나타내는 평형 I,Q 신호들과 이들의 상보 신호들를 이용한 이점들을 개시하고 있다.
<발명의 요약>
본 출원은 CDMA 전송을 위한 개량 구조의 이용을 개시하고 디지탈 집적 회로 상에 조립될 수 있는 이점이 많은 평형 필터(balanced filter)를 개시한다.
송신될 신호는 초기에 I-신호와 Q-신호를 포함하는 한 쌍의 복합 베이스밴드 신호로서 형성된다. 이 I 및 Q 신호들은 고속 비트 전송율 시그마-델타 변조로 표현될 수 있는데, 각 비트는 0 또는 1이다. I 스트림, Q 스트림 및 이들의 상보 스트림은 한 쌍의 배선들에 대해 평형 I 신호 및 평형 Q 신호 각각을 형성하는데 사용하는 것이 바람직하다. CDMA 신호는 고속 비트 전송율 I-칩들의 스트림과 고속 비트 전송율 Q-칩들의 스트림 및 이들의 상보 스트림들로 유사하게 표현될 수 있다. 게다가, CDMA I 및 Q 신호들은 평형 I 및 Q 신호들의 칩 당 4 비트를 가지는 칩 전송율의 배수, 예를 들면 4배로 샘플링된다.
평형 I 및 Q 신호들은 시프트 레지스터단들의 체인 내에서 적어도 비트 전송율로 지연되어 각 시프트 레지스터단들의 각 q 및 출력에 지연된 평형 I,Q 신호들을 생성한다.
트랜스버설 필터(transversal filter) 가중치를 나타내는 상이한 값들의 레지스터들을 포함하는 제1 저항 네트워크(resistor network)는 시프트 레지스터의 I 출력들, 포지티브 가중치에 사용될 q 출력들 및 네가티브 가중치용 출력들에 연결된다. 각 시프트 레지스터 출력은 각 가중치 저항의 일측에 연결되는 반면 저항의 타측은 제1 필터 출력을 제공하도록 합산된다. 제2 동일 저항 네트워크는 제1 네트워크에 의해 사용되지 않는 q 및 출력들에 연결되어 상보 출력을 제공한다. 동일한 제1 및 제2 저항 네트워크들은 Q 시프트 레지스터의 q 및 출력들에 유사하게 연결되어 상보 필터된 Q 출력들을 제공한다.
평형 I 및 Q 필터된 출력들을 평형 저항 커패시터 필터에 추가로 연결하여 원치않는 고주파 성분들을 제거할 수 있다. 인접한 채널에서 원치않는 방출이 감소되도록 RC-필터된 평형 신호들을 I,Q 변조기(직교 변조기)에 접속하여 무선 주파수 신호를 변조한다.
본 발명의 평형 I,Q 트랜스버설 필터는 반도체 기판 상에 집적 회로로서 전체적으로 제작될 수 있다. 소정의 필터링 기능은 절대값이 아닌 저항비로 결정되기 때문에 절대적인 저항값들이 빈틈없이 제어될 수는 없지만 저항비들은 기하학에 의해 빈틈없이 제어되는 프로세스에서의 생산이 적합하다.
본 발명은 첨부된 도면들에 나타난 예제적인 실시들을 참조하여 기술될 것이다.
도 1은 종래 기술의 I,Q 변조기 회로의 개략도이다.
도 2는 본 명세서에 개시되고 미국 특허 출원 번호 제 08/305,702호에 나타난 개량된 I,Q 변조기 회로의 개략도이다.
도 3은 본 발명에 따른 I,Q 필터링 회로의 개략도이다.
도 4는 CDMA 송신에 적용된 본 발명에 따른 I,Q 필터링 회로의 개략도이다.
도 3은 평형 필터를 구현하기 위하여 도 2의 인버터(42)들과 평형 필터(44)들을 결합한 대용 발명을 나타낸다.
델타-시그마 변환기(41)들로부터의 I 비트스트림 또는 Q 비트스트림은 도 3에 따라 광범위하게 제조된 필터(30), 즉 각각의 I 및 Q 비트스트림들용 필터(30)에 인가된다. 바꾸어 말하자면, 도 3의 평형 트랜스버설 필터들 중 하나는 I 신호용으로 사용되고, 다른 하나는 Q 신호용으로 사용된다.
I 또는 Q 비트스트림은 q 및 상보 출력들을 가지는 플립-플롭(511, 512, . . . 51N)을 각기 포함하는 일련의 시프트 레지스터단들(501, 502, . . . 50N)의 형태로 된 시프트 레지스터(50)에 입력된다. 상이한 값들 R1, R2, . . . RN의 저항들(601, 602, . . . 60N)로 구성된 저항 네트워크(60)는 포지티브 가중치를 얻고자 하는 경우, q 출력을 이용하여 플립-플롭 출력들에 연결하며, 네가티브 가중치를 원하는 경우에는, 시프트 레지스터단 503에 나타나 있듯이, 출력을 이용하여 플립-플롭 출력에 연결된다. 어떻게 가중이 결정되는지는 이하에 설명할 것이다. 저항들의 타측은 단순히 가산 졍션(summing junction; 71)일 수 있는 가산기(70)에 접속된다. 동일한 세트의 저항들(80)은 제1 네트워크가 출력에 접속되는 때에 플립 플롭 q 출력에 접속되고, 또한 역으로도 접속되어, 제2 저항 네트워크(80)의 가산기(90) 또는 가산 졍션(91)에서 생성된 파형이 제1 저항 네트워크(60)의 가산기(70) 또는 가산 졍션(71)에서의 제1 파형과 상보 관계에 있게 된다.
현재의 GSM 표준을 이용하는 시스템에 있어서, 13MHz 기준 클럭이 모든 비트 전송율 및 주파수에 대해 기준으로서 사용된다. 전송된 비트 전송율은 13MHz/48이다. 13MHz를 델타-시그마 변환기(41)로부터의 델타-시그마 비트 전송율 출력으로서 이용한다는 것은 48개의 델타-시그마 비트 출력들이 전송 비트 주기마다 발생될 것이라는 것을 의미한다. 따라서, 시프트 레지스터(50)은 편리하게 48비트일 수 있고 레지스터들 601-6048(여기서, "N"은 48과 동일함)을 선택하여 1 비트 주기의 기간에 대한 원하는 임펄스 응답을 얻는다. 이 임펄스 응답은 비트 전송율의 주파수 응답 대역폭 또는 비트 전송율의 적은 배수에 대응된다. 이 주파수 응답은 델타-시그마 변환기(41)와의 졍션시 DSP(30)에 의해 결정되는 전송 심볼 천이의 파형, 델타-시그마 잡음을 제거해야 하는 필터링만을 나타낸다. 예를 들면, 델타-시그마 변환기(31)는 세개의 연속된 정보 비트들의 모든 허용 가능한 패턴들에 대응되는 I 및 Q 파형의 8개의 미리계산된 48-비트 패턴들을 포함하는 ROM을 포함할 수 있다.
일반적으로, I,Q 파형들은 그러한 ROM 변조기에 의하여 디지탈 전송기용으로 생성될 수 있으며, 적당한 수의 비트 주기 M에 대한 예비변조 필터의 임펄스 응답을 자를 수 있는 것에 따라 좌우되는데, 여기서 2M은 ROM을 적당한 크기로 만든다. 잘려진 임펄스 응답을 이용하여, 필터는 각 비트 간격에 걸쳐서, 허용 가능한 파형들의 유한 개수 중 하나인 2M을 생성할 수 있다. ROM 내의 비트 당 적당한 개수의 샘플들로 각 I,Q 파형을 저장함으로써, 변조 및 필터링은 ROM을 비트 간격용 출력 파형으로 어드레스하는 M-비트 시프트 레지스터(도시되지 않음)를 통하여 데이타 스트림을 공급함으로써 간단하게 달성된다. 그리고나서, 각 파형은 48단을 가진 도 3의 필터의 1 비트 주기에 비해, 3 정보 비트 주기에 도달될 수 있는 임펄스 응답 길이를 가진다. 이는 다음과 같은 이유 때문에 이점을 제공한다. 주파수 영역의 필터 응답의 차단(cut-off)의 경사는 시간 영역의 임펄스 응답의 길이에 비례하여 증가한다. 따라서, 롱 임펄스 응답은 주파수 영역의 가파른 필터링 효과를 얻는 데 바람직하다. 바람직한 임펄스 응답은 몇가지 길이의 정보 심볼들, 예를 들면 3개의 심볼 주기이다. 차단의 경사는 ROM 변조기 내에 저장된 각 파형의 심볼들의 개수에 의해 결정되는 반면, 차단점으로부터 멀리 떨어진 성분들의 감소는 ROM 변조기로부터 발생된 후 이들 델타-시그마 파형들에 적용된 필터링에 따라 좌우된다.
도 3의 필터는 도 4에 나타난 바와 같이, 필터링된 코드 분할 다중 접속 코드 신호를 생성하는데 사용될 수도 있다. DSP(30)는 컨볼루션 코드화되고 인터리브(interleave)된 정보 비트들을 변환기(41)에 공급하는데, 이 변환기는 이제 델타-시그마 변환기 대신에 코드 분할 다중 접속 코드 확산기(95)이다. 예를 들면, 코드 분할 다중 접속 확산이 64의 배수로 DSP(30)로부터 각 코드 비트를 확산시킨다면, 확산기(95)로부터의 출력 칩 전송율은 CDMA 표준 IS-95의 경우에 1.2288 Mbits/sec의 칩 전송율이 부여되는, 코드화된 정보 전송율의 64배가 될 것이다. 칩 스트림은 도 3의 필터용 입력으로서 사용될 수 있다. 이 칩 스트림은 칩 당 4개의 샘플들로 더 샘플링되어 예를 들면 48단을 가진 시프트 레지스터(50)로 클럭킹되는 4.9152 Mbit/sec의 속도를 얻게 된다. 48개의 1/4-칩들 또는 12 칩들의 전체 임펄스 응답 길이는 가중 저항들 601-60N의 적절한 선택에 의해, 송신의 양호한 스펙트럼 억제를 하는 데에 적절하다.
보다 구체적으로, 도 4는 DSP(30)이 아날로그 음성을 디지탈 형태로 코딩하거나 이미 디지탈 형태의 디지탈 데이타 신호를 수용하며 오류 정정 코딩을 적용하는 코드 분할 다중 접속 시스템에 본 발명의 애플리케이션을 나타낸다. 그리고나서, 코딩된 음성 및 데이타는 코드 확산부(95)에 의해 대역 확산(spread-spectrum) 코딩된 변조 신호의 벡터 성분을 나타내는 I,Q 신호로 변환되어 고속 비트 전송율 I 및 Q 칩스트림을 얻게 된다. I,Q 칩스트림은 칩 전송율의 배수(예를 들면 4배)로 시프트 레지스터단들(50a, 50b)을 통하여 클럭킹되고, 시프트 레지스터들의 반전 또는 비반전 q 출력들은 저항 네트워크(60a, 60b)에 인가되는데 그 반전 출력들은 다른 저항 네트워크(80a, 80b)에 인가된다. 그 결과, 제1 저항 네트워크(60a, 80a)는 평형 신호 입력을 형성하는 반위상 I 신호들을 제1 평형 RC 필터(32a)로 발생시키고 제2 저항 네트워크(60b, 80b)는 평형 Q-신호 출력을 제2 평형 RC 필터(32b)에 형성한다. 필터들(32a, 32b)은 (칩 전송율의 4배)샘플링 주파수 상의 원하지 않는 스펙트럼 성분들을 제거하기만 하는데 이는 집적화된 RC 필터들일 수 있는데, 칩 전송율의 근방에서 주 필터 주파수 응답은 가중 네트워크들(60a, 60b, 80a, 80b) 내의 저항비에 의해 정확하게 결정된다. 필터들(32a, 32b)로부터의 필터링된, 평형 I,Q 드라이브 신호들은 직교 변조기(43)의 평형 입력에 인가된다.
따라서, 개량된 평형 직교 변조기들이 저항 가중을 이용하는 평형 트랜스버설 필터들에 의해 정확하게 필터링되어 왔던 전송용 코드 분할 다중 접속 신호를 생성하는데 유리하게 사용될 수 있다는 것을 나타내었다. 트랜스버설 필터의 가중치는 원하는 주파수 응답의 역푸리에 변환의 상수를 따라야 한다는 것이 이미 알려져 있다. 따라서, 저항값 601, 602, . . . 60N은 원하는 주파수 응답의 푸리에 변환에 역비례하여야 한다. 또한, 이는 원하는 필터 임펄스 응답에 대한 샘플들에 대해 역 비례하게 될 가중 저항값을 선택하는 것에 상당한다. 네트워크가 유한 길이이기 때문에, 종래 기술 내에서 이용 가능한 지식을 이상적인 밴드 제한 필터의 무한 임펄스 응답을 최적으로 자르는 방법에 참조하여 I,Q 변조 파형의 대역외의 원하지 않는 스펙트럼 성분들의 감쇠를 증가시키도록 계속 제공되는 동안 절단을 보상하는 변조된 가중치를 얻게 된다.
도 3과 도 4의 발명은 반도체(예를 들면, 실리콘) 칩의 형태로 집적화 되도록 수정될 수 있다. 반도체 칩 프로세스는 저항 형성을 위한 다양한 수단을 가진다. 이러한 저항들의 절대값들은 정확하게 제어하기 어렵지만, 본 발명의 장점은 저항들의 비율만이 가장 중요한 사안이고, 필터 주파수 응답보다는 회로의 전력 소모에만 영향을 미치기 때문에 절대값은 2차적인 문제에 불과하다. 이 전력 소모를 최소화하기 위하여, 저항은 높은 값이어야만 하고; 높은 값의 저항들은, 예를 들면 게이트에 포지티브 전원을 접속시킴으로써 온 상태로 바이어스된 긴 N-형 FET들처럼 CMOS 프로세스로 제조될 수 있다. 그러면, 저항값들은 전체 게이트 길이에 비례한다.
폴리실리콘 또는 확산 단계와 같은 다른 프로세스 단계들은 트랜스버설 필터 가중 저항들을 제조하는 데 사용될 수 있고, 기술된 것 외의 다른 변형들은 적절한 I,Q 신호들의 형성으로 감소될 수 있고 본 발명에 따라 필터링 및 직교 변조된다.

Claims (8)

  1. 무선 신호에 대해 소망의 변조를 가하는 직교 변조기 -상기 직교 변조기는 소망의 무선 신호 변조를 나타내는 I-신호 및 Q-신호를 형성하기 위한 디지털 신호처리 수단(30,95)를 포함하며, 상기 I 및 Q 신호들은 각기 샘플링 클럭의 연속적인 간격들에서 하나의 신호값 또는 그 상보값만을 가짐- 에 있어서:
    상기 I 및 Q 신호들을 각기 상기 샘플링 클럭을 이용하여 일련의 레지스터단들로 클럭킹하고 각 단으로부터 지연된 I 또는 Q 출력 및 그 논리 반전 상보 출력을 생성하기 위한 제1 (I) 및 제2 (Q) 시프트 레지스터 수단(50a, 50b);
    상기 제1 (I) 시프트 레지스터의 선택된 I-출력들 또는 그 상보 출력들에 접속된 제1 가중 수단(60a)과 상기 제1 가중 수단에 의해 선택되지 않은 반대 출력들에 접속된 동일한 제2 가중 수단(80a) -상기 제1 및 제2 가중 수단은 제1 및 제2 가중 출력 신호들을 생성함- ;
    상기 제1 (Q) 시프트 레지스터의 선택된 Q-출력들 또는 그 상보 출력들에 접속된 제3 가중 수단(60b)과 상기 제3 가중 수단에 의해 선택되지 않은 반대 출력들에 접속된 동일한 제4 가중 수단(80b) -상기 제3 및 제4 가중 수단은 제3 및 제4 가중 출력 신호들을 생성함- ; 및
    무선 주파수 캐리어 신호에 대해 상기 소망의 변조를 가하기 위하여 상기 제1 내지 제4 가중 출력 신호들을 수신하는 입력들을 가지는 직교 변조 수단(43)
    을 더 포함하는 것을 특징으로 하는 직교 변조기.
  2. 제1항에 있어서,
    상기 제1 및 제2 가중 출력 신호들을 평활(smooth)하여 제1 평활 평형 신호 출력을 생성하기 위한 제1 평활 수단(32a); 및
    상기 제3 및 제4 가중 출력 신호들을 평활하여 제2 평활 평형 신호 출력을 생성하기 위한 제2 평활 수단(32b)을 더 포함하며, 상기 직교 변조 수단(43)은 무선 주파수 캐리어 신호에 대해 상기 소망의 변조를 가하기 위하여 상기 제1 및 제2 평형 신호 출력들에 각기 접속된 제1 및 제2 평형 입력들을 가지는 것을 특징으로 하는 직교 변조기.
  3. 송신용 음성 또는 데이타 신호를 디지탈 신호로 코딩하기 위한 디지탈 신호 처리 수단(30)을 포함하는 코드 분할 다중 접속 대역 확산 신호 송신기에 있어서:
    상기 디지탈 신호를 소정 칩 전송율로 'I' 칩스트림 및 'Q' 칩스트림으로 변환하기 위한 대역 확산 코딩 수단(45) -상기 칩스트림들은 신호값들 또는 그 상보 신호값들의 시퀀스를 포함함- ;
    상기 칩 전송율 또는 그 배수와 동일한 샘플링 클럭을 이용하여 상기 I 및 Q 칩스트림들을 각기 일련의 레지스터단들로 클럭킹하고 각 단으로부터 지연된 I 또는 Q 출력과 그 논리 반전 상보 출력을 생성하기 위한 제1 (I) 및 제2 (Q) 시프트 레지스터 수단(50a, 50b);
    상기 제1 (I) 시프트 레지스터의 선택된 I-출력들 또는 그 상보 출력들에 접속된 제1 가중 수단(60a)과 상기 제1 가중 수단에 의해 선택되지 않은 반대 출력들에 접속된 동일한 제2 가중 수단(80a) -상기 제1 및 제2 가중 수단은 제1 및 제2 가중 출력 신호들을 생성함- ;
    상기 제1 (Q) 시프트 레지스터의 선택된 Q-출력들 또는 그 상보 출력들에 접속된 제3 가중 수단(60b)과 상기 제3 가중 수단에 의해 선택되지 않은 반대 출력들에 접속된 동일한 제4 가중 수단(80b) -상기 제3 및 제4 가중 수단은 제3 및 제4 가중 출력 신호들을 생성함- ; 및
    무선 주파수 신호에 대해 상기 코드 분할 다중 접속 대역 확산 변조를 가하기 위하여 상기 제1 내지 제4 가중 출력 신호들을 수신하는 입력들을 가지는 직교 변조 수단(43)
    을 더 포함하는 것을 특징으로 하는 코드 분할 다중 접속 대역 확산 신호 송신기.
  4. 제3항에 있어서,
    상기 제1 및 제2 가중 출력 신호들을 평활하여 제1 평활 평형 신호 출력을 생성하기 위한 제1 평활 수단(32a); 및
    상기 제3 및 제4 가중 출력 신호들을 평활하여 제2 평활 평형 신호 출력을 생성하기 위한 제2 평활 수단(32b)을 더 포함하며, 상기 직교 변조 수단은 무선 주파수 신호에 대해 상기 코드 분할 다중 접속 대역 확산 변조를 가하기 위하여 상기 제1 및 제2 평형 신호 출력들에 각기 접속된 제1 및 제2 평형 입력들을 가지는 것을 특징으로 하는 코드 분할 다중 접속 대역 확산 신호 송신기.
  5. 무선 신호에 대해 소망의 변조를 가하기 위한 직교 변조 방법 -상기 방법은 소정 무선 신호 변조를 나타내는 I-신호 및 Q-신호를 형성하는 단계를 포함하며, 상기 I 및 Q 신호들은 각기 샘플링 클럭의 연속적인 간격들에서 하나의 신호값 또는 그 상보값만을 가짐- 에 있어서:
    상기 샘플링 클럭을 이용하여 상기 I 및 Q 신호들을 각기 일련의 레지스터단들로 클럭킹하고 각 단으로부터 지연된 I 또는 Q 출력 및 그 논리 반전 상보 출력을 생성하는 단계;
    상기 지연된 I 출력 및 그 논리 반전 상보 출력에 가중치를 적용하여 제1 및 제2 가중 출력 신호들을 생성하는 단계;
    상기 지연된 Q 출력 및 그 논리 반전 상보 출력에 가중치를 적용하여 제3 및 제4 가중 출력 신호들을 생성하는 단계; 및
    상기 제1 내지 제4 가중 출력 신호들에 응답하여 직교 변조 수단에서 무선 주파수 캐리어 신호에 상기 소정 변조를 가하는 단계
    를 더 포함하는 것을 특징으로 하는 직교 변조 방법.
  6. 제5항에 있어서,
    상기 제1 및 제2 가중 출력 신호들을 평활하여 제1 평활 평형 신호 출력을 생성하는 단계; 및
    상기 제3 및 제4 가중 출력 신호들을 평활하여 제2 평활 평형 신호 출력을 생성하는 단계를 더 포함하며, 상기 직교 변조 수단은 무선 주파수 캐리어 신호에 대해 상기 소망의 변조를 가하기 위하여 상기 제1 및 제2 평형 신호 출력들에 각기 접속된 제1 및 제2 평형 입력들을 가지는 것을 특징으로 하는 직교 변조 방법.
  7. 송신용 음성 또는 데이타 신호를 디지탈 신호로 코딩하는 단계; 및 소정 칩전송율로 상기 디지탈 신호를 'I' 칩스트림 및 'Q' 칩스트림 -상기 칩스트림들은 신호값들 또는 그 상보 신호값들의 시퀀스를 포함함- 으로 변환하는 단계를 포함하는 코드 분할 다중 접속 대역 확산 신호의 송신 방법에 있어서:
    상기 칩 전송율 또는 그 배율과 동일한 샘플링 클럭을 이용하여 상기 I 및 Q 칩스트림들을 각기 일련의 레지스터단들로 클럭킹하고 각 단으로부터 지연된 I 또는 Q 출력과 그 논리 반전 상보 출력을 생성하는 단계;
    상기 지연된 I 출력 및 그 논리 반전 상보 출력에 가중치를 적용하여 제1 및 제2 가중 출력 신호를 생성하는 단계;
    상기 지연된 Q 출력 및 그 논리 반전 상보 출력에 가중치를 적용하여 제3 및 제4 가중 출력 신호를 생성하는 단계; 및
    직교 변조 수단에서 무선 주파수 신호에 대하여 상기 코드 분할 다중 접속 대역 확산 변조를 가하는 단계
    를 포함하는 것을 특징으로 하는 코드 분할 다중 접속 대역 확산 신호의 송신 방법
  8. 제7항에 있어서,
    상기 제1 및 제2 가중 출력 신호들을 평활하여 제1 평활 평형 신호 출력을 생성하는 단계; 및
    상기 제3 및 제4 가중 출력 신호들을 평활하여 제2 평활 평형 신호 출력을 생성하는 단계를 더 포함하며, 상기 직교 변조 수단은 무선 주파수 신호에 대해 상기 코드 분할 다중 접속 대역 확산 변조를 가하기 위하여 상기 제1 및 제2 평형 신호 출력들에 각기 접속된 제1 및 제2 평형 입력들을 가지는 것을 특징으로 하는 코드 분할 다중 접속 대역 확산 신호의 송신 방법.
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