KR100458640B1

KR100458640B1 - 리이드 프레임, 반도체 팩키지 및 반도체 팩키지 제조 방법

Info

Publication number: KR100458640B1
Application number: KR10-2002-0015112A
Authority: KR
Inventors: 이상균; 박광석; 이봉희
Original assignee: 삼성테크윈 주식회사
Priority date: 2002-03-20
Filing date: 2002-03-20
Publication date: 2004-12-03
Also published as: KR20030075751A

Abstract

리이드 프레임, 반도체 팩키지 및 반도체 팩키지 제조 방법을 개시한다. 본 발명은 반도체 팩키지 제조 공정에서 몰드 플래쉬(mold flash) 현상이나 엔캡슐레이션과 패드간의 박리(delamination) 현상을 방지하여 보다 신뢰성 있는 반도체 팩키지를 이루기 위한 발명으로서 칩이 장착되는 패드와 이 패드와 와이어 본딩되는 리이드들 그리고 몰딩시 리이드 프레임 또는 리이드 프레임 스트립의 저면을 하부 금형의 상부 표면과 밀착시켜주는 지지 부재를 구비하는 리이드 프레임, 그리고 이러한 리이드 프레임을 이용하여 제작되는 반도체 팩키지 및 반도체 팩키지 제조 방법에 관한 발명이다.

Description

리이드 프레임, 반도체 팩키지 및 반도체 팩키지 제조 방법{Lead frame, semiconductor package and method for packaging semiconductor}

본 발명은 리이드 프레임, 반도체 팩키지 및 반도체 팩키지의 제조 방법에 관한 것으로서, 보다 상세하게는 개선된 리이드 프레임을 이용하여 더욱 신뢰성 있는 반도체 팩키지를 제작하기 위한 방법과 이에 사용되는 리이드 프레임, 그리고 이러한 방법에 의해 제작되는 반도체 팩키지에 관한 것이다.

통상적으로 반도체 팩키지는 반도체 칩을 리이드 프레임의 패드상에 배치하고, 반도체 칩의 전극과 리이드 프레임의 이너 리이드를 와이어 본딩시킨 후에, 몰딩 수지로 상기 패드와 이너 리이드를 엔캡슐레이션시킴으로써 형성된다. 최근의추세에 따르면 반도체 팩키지는 점점 용량은 대형화하고 크기는 소형화되어 가고 있으며, 그의 일례로 초소형, 박형의 칩 스케일 팩키지(CSP, Chip Scale Package) 등이 구현되고 있다. 종래의 반도체 팩키지에서는 리이드가 반도체 팩키지의 측면으로부터 돌출하는 반면에, 최근에 개발된 CSP의 형태는 리이드가 반도체 팩키지의 저면에 노출된다. 리이드가 반도체 팩키지의 저면에 노출되면 팩키지 자체의 크기가 대폭 줄어들 뿐만 아니라 팩키지의 점유 공간 또한 줄어들게 된다. 리이드를 팩키지의 저면으로 노출시키기 위하여 리이드를 다운셋(dowm-set)하거나 하프 에칭하며, 노출된 리이드는 인쇄 회로 기판상의 단자와 접촉하게 된다. 특정의 예에서는 반도체 칩이 그 위에 배치된 패드의 저면이 팩키지의 저면에 노출되기도 한다.

도 1에 도시된 것은 종래 기술에 따른 반도체 팩키지의 단면도로서, 이것은 일본의 특허 공개 공보 소 59-21047 호에 개시된 것이다.

도면을 참조하면, 패드(11)의 상부 표면에 반도체 칩(14)이 탑재되고, 리이드(12)는 다운셋 가공되어 있다. 리이드(12)의 저면(12a)은 엔캡슐레이션(15)의 저면으로 노출되어 회로 기판상의 접속 단자와 접속될 수 있다. 리이드(12)의 상단과 반도체 칩(14)의 전극 사이에는 본딩 와이어(13)가 연결되어 있다. 패드(11)는 리이드(12)의 상단보다 낮은 위치에 놓이게 된다. 도 1에 도시된 예는 리이드(12)가 다운셋 가공된 예의 전형이다.

도 2에 도시된 것은 종래 기술에 따른 반도체 팩키지의 다른 예로서, 이것은 일본 특허 공개 소 59-227143에 개시된 것이다.

도면을 참조하면, 패드(21)의 상부에 반도체 칩(24)이 탑재되고, 리이드(22)는 하프 에칭에 의해 가공되어 그 저면(22a)이 엔캡슐레이션(25)의 저면으로부터 노출된다. 리이드(22)의 일측과 반도체 칩(24)의 전극은 본딩 와이어(23)에 의해서 연결된다. 도 2에 도시된 예는 리이드(22)가 하프 에칭된 예의 전형이다.

도 3은 종래 기술에 따른 다른 반도체 팩키지의 개략적인 단면도이며, 이것은 미국 특허 제 6,143,981 호에 개시된 것이다.

도면을 참조하면, 패드(31)의 상부 표면에 반도체 칩(34)이 탑재되고, 패드(31)의 저면과 리이드(32)의 저면(32a)은 모두 엔캡슐레이션(35)의 저면으로부터 노출된다. 즉, 패드(31)와 리이드(32)는 동일한 높이에 형성된다. 리이드(32)와 반도체 칩(34)의 전극들은 본딩 와이어(33)에 의해 상호 연결된다. 노출된 리이드(32)는 인쇄 회로 기판상의 접속 단자와 접속되기 위한 것이고, 노출된 패드(31)는 인쇄 회로 기판상의 열 패드(thermal pad)와 접합된다. 도 3에 도시된 예는 패드(31)가 외부로 노출되는 예의 전형이다.

도 3을 참고하여 설명된 유형의 반도체 팩키지를 제조하기 위해서 종래의 조립 공정을 적용할 경우, 두가지 방식을 상정할 수 있다. 첫번째 방식은, 도 4에 도시된 바와 같이 리이드 프레임(41)과 그것을 외곽에서 둘러싸는 레일(42)을 구비하는 개별 리이드 프레임을 이용하는 것으로서, 웨이퍼 소우잉(wafer sawing), 반도체 칩 부착(chip attach), 와이어 본딩(wire bonding), 몰딩/디프레싱(molding /deflashing), 마킹(marking) 및 트리밍/포밍(trimming/forming)을 거치게 된다. 이처럼 개별적으로 몰딩을 적용하는 리이드 프레임을 사용하는 것에 있어서의 장점은 몰드 플레쉬(flash)가 발생되는 것이 상대적으로 억제되는 것이다. 그러나 플레쉬의 발생을 완전히 방지하는 것은 불가능하며, 실제에 있어서 플레쉬를 제거하는 추가 공정을 필요로 한다. 두번째 방식은 리이드 프레임을 개별적으로 몰딩하지 않고, 다수의 개별 리이드 프레임이 매트릭스(matrix)의 형태로 배열된 리이드 프레임을 한꺼번에 몰딩하는 방식이다. 매트릭스의 형태로 배열된 리이드 프레임은 도 5 에 도시된 바와 같으며, 여기에서 도면 번호 51은 개별 리이드 프레임을 나타내고, 도면 번호 52는 각 리이드 프레임의 외곽을 둘어싸는 레일을 나타낸다. 이러한 매트릭스 유형의 리이드 프레임을 이용한 조립 공정은 웨이퍼 소우잉(wafer sawing), 반도체 칩 부착(chip attach), 와이어 본딩(wire bonding), 몰딩/디프레싱(molding /deflashing), 마킹(marking) 및 소우잉(sawing)에 의한 개별화(singulation)로 이루어진다.

위에 설명된 두가지 방식의 반도체 팩키지 조립 공정에 있어서, 개별 트리밍되는 리이드 프레임은 리이드 프레임이 리이드 프레임 스트립상에서 차지하는 단위 면적이 매트릭스 형태의 경우보다 크기 때문에 단위 면적당 리이드 프레임의 밀도가 작게 된다. 따라서 단위 면적당 단가가 높아지게 된다. 이러한 단점을 개선하기 위해서 매트릭스 형태의 리이드 프레임을 많이 이용하게 되지만, 패드가 팩키지의 저면에 노출되는 유형의 반도체 팩키지는 매트릭스 형태로 몰딩할 경우, 몰딩 공정에서 몰드 플레쉬가 심하게 발생되어 매트릭스 리이드 프레임의 적용이 불가능하게 된다. 도 6 에 도시된 것은 반도체 팩키지의 몰딩 공정을 도시한 단면도로서, 매트릭스 형태의 리이드 프레임을 이용한 몰딩 공정에 해당한다.

도면을 참조하면, 반도체 팩키지의 몰딩은 상부 금형(61) 및 하부 금형(62)으로 이루어지는 금형 안에서 이루어진다. 상기 상하부 금형(61,62)의 사이에는 와이어 본딩이 이루어진 리이드 프레임과 몰딩 수지(64)가 충전될 수 있는 공간이 형성된다. 몰딩 수지(64)는 게이트(63)를 통해서 유입될 수 있다. 리이드 프레임은 패드(65)와 리이드(67)를 구비하며, 상기 패드(65)의 상부에는 반도체 칩(66)이 탑재되어 있다. 반도체 칩(66)의 전극과 리이드(67)의 사이에는 본딩 와이어(68)로 연결되어 있으며, 상기 리이드 프레임은 도 5에 도시된 매트릭스 유형의 것으로서, 아직 개별적으로 절단된 것이 아니다.

도 6에 도시된 몰딩 플레이트를 이용하여 실제로 엔캡슐레이션 작업을 진행할 때에는 패드(65) 및 리이드(67)의 저면과 하부 금형(62)의 내측 표면 사이에 몰드 플레쉬가 발생한다. 이는 리드 프레임이 금형의 내측 공간에 수용된 상태에서 온도가 상승되면 리이드 프레임이 열변형에 의해 엿가락처럼 뒤틀리게 되기 때문이다. 또한 상부 금형(61)은 리이드 프레임의 가장자리만을 클램핑하기 때문에, 가장자리 부분 이외의 중앙 부위에는 클램핑되지 않은 영역이 존재하게 되어, 리이드 프레임의 유니트가 들뜨게 되며, 몰딩 수지가 리이드의 하부 또는 패드의 하부를 통해 침투하게 되어 플레쉬가 발생하게 되는 것이다.

도 7에 도시된 것은 패드의 저면과 리이드의 저면이 엔캡슐레이션의 저면에 노출된 형태의 반도체 팩키지로 패드와 리이드가 하프 에칭에 의해 몰딩-록(molding -lock)을 형성하는 유형의 반도체 팩키지의 몰딩 공정을 도시한 단면도로서, 개별 형태의 리이드 프레임을 이용한 몰딩 공정에 해당한다. 도면을 참조하면, 반도체 팩키지의 몰딩은 상부 금형(71) 및 하부 금형(72)으로 이루어지는 금형 안에서 이루어진다. 상기 상하부 금형(71,72)의 사이에는 와이어 본딩이 이루어진 리이드 프레임과 몰딩 수지(74)가 충전될 수 있는 공간이 형성된다. 몰딩 수지(67)는 게이트(미도시)를 통해서 유입될 수 있다. 리이드 프레임은 패드(75)와 리이드(77)를 구비하며, 상기 패드(75)의 상부에는 반도체 칩(76)이 탑재되어 있다. 반도체 칩(76)의 전극과 리이드(77)의 사이에는 본딩 와이어(78)로 연결되어 있다.

도 7에 도시된 금형을 이용하여 실제로 엔캡슐레이션 작업을 진행할 때에는 패드(75) 및 리이드(77)의 저면과 하부 금형(72)의 내측 표면 사이에 몰드 플레쉬가 발생하는 것은 도 6에 도시된 매트릭스 유형의 리이드 프레임을 이용한 경우와 같은 원리이다. 다만 개별적으로 몰딩을 수행하는 경우는 매트릭스 유형의 경우보다 그 정도가 덜하다고 할 수 있다.

도 8은 도 6 또는 도 7에 도시된 몰딩시 발생할 수 있는 문제점을 개략적으로 나타낸 확대 단면도이다. 리이드 프레임(87)의 저면과 패드(85)의 저면에는 몰드 플레쉬가 발생한 영역(82)이 나타나 있으며, 패드(85)와 몰딩수지(84)간에 박리 (delamination)가 일어난 영역(81)이 나타나 있다. 박리 현상은 몰딩 공정을 거친 후에 나타날 수 있는 현상으로 패드(85)와 몰딩 수지(84)사이의 틈으로 수분이 침투하거나 패드(85)와 몰딩 수지(84)간의 열팽창계수의 차이로 인해 나타나는 현상이다.

위에 설명된 몰딩시의 몰드 플레쉬 현상을 방지하기 위해서, 배면 테이프를 이용하는 방식이 소개되어 있다. 이것은 폴리아미드 혹은 테프론 같은 내열성 테이프를 리이드 프레임의 저면에 라미네이팅시키는 것이다. 폴리이미드 테이프는 접착층이 있어서, 하부 금형의 내측 표면과 부착하게 되고, 그에 의해서 플레쉬가 방지될 수 있다. 그러나 이러한 배면 테이프를 사용하는 방식은 특정 회사의 특수한 테이프를 사용해야만 하기 때문에 가격이 비싸고, 추가 공정을 필요로 하며, 추가 투자비가 소요된다는 단점이 있다. 또한 테이프를 제거한 후에도 리이드 프레임 면에 접착제가 잔존하게 되어, 용접성이 저하되는 문제점이 있으며, 이를 제거하기 위해 화학적 처리가 추가되어야 한다. 또한 박리 현상으로 인한 문제는 여전히 남아 있게 된다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명이 이루고자 하는 기술적 과제는 몰딩시 발생되는 몰드 플래쉬 현상이나 박리 현상을 방지하 여 반도체 팩키지의 신뢰성을 향상시키기 위해 개선된 리이드 프레임을 제공하는 것이다.

본 발명의 다른 목적은 몰드 플레시 현상이나 박리 현상을 방지하기 위하여 개선된 반도체 팩키지를 제공하는 것이다.

본 발명의 다른 목적은 몰드 플레시 현상이나 박리 현상을 방지하기 위하여 개선된 반도체 패키지 제조 방법을 제공하는 것이다.

도 1은 종래 기술에 따른 반도체 팩키지의 단면도.

도 2는 종래 기술에 따른 다른 반도체 팩키지의 단면도.

도 3은 종래 기술에 따른 다른 반도체 팩키지의 단면도.

도 4는 수지 몰딩 후에 개별적으로 트리밍되어 적용되는 리이드 프레임 스트립을 나타낸 평면도.

도 5는 매트릭스 유형의 리이드 프레임 스트립을 나타낸 평면도.

도 6은 매트릭스 유형의 리이드 프레임 스트립을 적용한 종래 기술에 따른 반도체 팩키지의 몰딩 방법을 도시한 단면도.

도 7은 종래 기술에 따른 반도체 팩키지가 금형과 결합되어 나타난 단면도.

도 8는 종래 기술에 따른 반도체 패키징 공정의 문제점으로 지적되는 몰드 플래쉬 현상과 박리 현상이 일어난 부분의 확대 단면도.

도 9는 본 발명에 따른 일 실시예를 나타내는 리이드 프레임의 사시도.

도 10은 본 발명에 따른 일 실시예인 리이드 프레임 패드의 평면도.

도 11은 본 발명에 따른 일 실시예인 리이드 프레임 스트립의 평면도.

도 12는 본 발명에 따른 일 실시예인 리이드 프레임 스트립의 일부 확대도.

도 13은 본 발명에 따른 일 실시예인 리이드 프레임 스트립의 지지 부재를 나타내는 사시도.

도 14는 본 발명에 따른 일 실시예를 나타내는 반도체 팩키지의 사시도.

도 15는 본 발명에 따른 일 실시예인 반도체 팩키지에 금형이 장착된 모습을 나타내는 단면도.

<도면의 주요부분에 대한 부호의 간단한 설명>

12,22,32,77,87,97,147...리이드 140...반도체 패키지

14,24,34,76,146...반도체 칩 75,85,95,145...패드

74,84,144,...엔캡슐레이션 91,125,131...지지 부재

71,151...상부 금형 91',125',131'...업셋부152,72...하부 금형

상기와 같은 기술적 과제를 달성하기 위하여, 본 발명에 따르면,패드와; 다수의 리이드가 형성된 지지부; 일단이 상기 지지부에 연결되고 그 타단은 상기 패드에 연결되어 상기 패드를 지지하는 타이바; 상기 패드의 가장자리의 일부 양측이 구부려져서 형성되어 상기 패드와 단차를 가지며 상기 상부 금형의 저면과 접촉하는 업셋부를 구비하여, 상기 리이드의 저면을 하부 금형에 밀착시키는 지지 부재;를 구비하는 반도체 팩키지용 리이드 프레임이 제공된다.

본 발명의 일 특징에 따르면, 상기 지지 부재의 상면과 상기 리이드의 저면과의 높이는 몰딩시 금형의 내부의 높이보다 크거나 같은 높이로 형성된다.

또한, 본 발명에 따르면, 지지부에 의해서 상호 연결된 다수의 리이드와, 상기 지지부의 일부 양측이 구부려져서 형성되어 상기 패드와 단차를 가지며 상기 상부 금형의 저면과 접촉하는 업셋부를 구비하여, 상기 리이드의 저면을 하부 금형에 밀착시키는 지지 부재;를 구비하는 반도체 팩키지용 리이드 프레임이 제공된다.

본 발명의 다른 특징에 따르면, 상기 지지 부재의 상면과 상기 리이드의 저면과의 높이는 몰딩시 금형의 내부의 높이보다 크거나 같은 높이로 형성된다.

본 발명의 다른 특징에 따르면, 상기 지지 부재는 다단 업셋에 의해 형성되어 그 자체에 계단부를 가진다.

또한 본 발명에 따르면, 패드; 다수의 리이드; 상기 패드의 상부 표면에 부착되는 반도체 칩; 상기 패드로부터 연장된 타이바; 상기 반도체 칩의 전극과 상기 다수의 리이드가 각각 전기적으로 연결되고 상기 패드의 저면이 그것의 저면의 일부분에 노출되고, 상기 리이드의 저면이 그것의 다른 부분에 노출되도록 형성된 엔캡슐레이션; 상기 패드의 가장자리의 일부 양측이 구부려져서 형성되어 상기 패드와 단차를 가지며 상기 상부 금형의 저면과 접촉하는 업셋부를 구비하여, 상기 리이드의 저면을 하부 금형에 밀착시키는 지지 부재;를 구비하는 반도체 팩키지가 제공된다.

또한 본 발명에 따르면, 패드의 가장자리의 일부를 상방으로 업셋하여 형성된 지지 부재를 구비하는 리이드 프레임을 준비하는 단계; 반도체 칩을 패드에 부착하고 반도체 칩의 전극과 상기 다수의 리이드를 각각 전기적으로 연결하는 단계;상기 리이드 프레임을 상기 지지 부재가 상부 금형의 저면에 접촉하는 상태로 상하부 금형에 의해 형성되는 캐비티에 수용하는 단계;를 구비하는 반도체 팩키지 제조 방법이 제공된다.

또한 본 발명에 따르면, 다수의 리이드들이 연결된 연결부재의 일부를 상방으로 업셋하여 형성된 지지 부재를 구비하는 리드 프레임을 준비하는 단계; 반도체 칩의 전극과 상기 다수의 리이드를 전기적으로 연결하는 단계; 상기 리이드 프레임을 상기 지지 부재가 상부 금형의 저면에 접촉하는 상태로 상하부 금형에 의해 형성되는 캐비티에 수용하는 단계;를 구비하는 반도체 팩키지 제조 방법.

본 발명의 다른 특징에 의하면, 상기 지지 부재는 프레임 유니트간을 연결하는 레일의 일부를 상방으로 업셋하여 형성된 지지 부재를 구비하는 리이드 프레임 스트립을 준비하는 단계를 구비하여 된 것이다.

이하 첨부된 도면을 참조하면서 본 발명의 실시예를 상세하게 설명하도록 한다.

도 9에 도시된 것은 본 발명에 따른 리이드 프레임의 일 실시예를 나타내는 사시도이다.

도면을 참고하면, 패드(95)와 리이드(97)의 상부 표면은 동일한 높이를 갖고, 그 저면도 동일한 높이에 있어 몰딩시 하부 금형의 상부 표면에 접촉하게 된다. 또한 패드(95)와 리이드(97)는 하프 에칭에 의해 가공되어 있어 패드(95)의 가장자리에 몰딩시 몰딩 수지가 들어가게 되고, 리이드(97)의 패드(95) 방향 둘레에도 하프 에칭부가 형성되어 있다. 패드(95)상에는 지지 부재(91)가 패드(95)의 네개의 모서리에 형성되어 있다. 지지 부재(91)는 양측이 구부려져서 형성되어 상기 패드와 단차를 가지며 상기 상부 금형의 저면과 접촉하는 업셋부(91')를 구비한다. 이와 더불어 상기 지지 부재(91)은 상기 리이드의 저면을 하부 금형에 밀착시키는 지지부재그 상부 표면이 몰딩시 상부 금형의 저면에 접촉할 수 있을 높이에 오도록 형성된다. 즉, 상기 지지 부재(91)의 높이는 몰딩시의 금형 내부의 높이보다 크거나 같아야 한다. 그래야만 몰딩시 상부 금형을 충실하게 지지할 수 있다. 또한, 지지 부재(91)는 업셋 가공에 의해 형성되는데, 가공의 용이성을 위해 지지 부재(91)의 양 측면에 해당하는 부분에 절개부(92)를 형성하게 된다. 이러한 절개부(92)는 에칭에 의해 형성할 수도 있고, 별도로 스탬핑(stamping)해 줌으로써 절개하여 형성할 수도 있다. 도 10에 도시된 것은 상기 실시예에 따른 패드(95)의 평면도를 개략적으로 나타낸 것으로, 이를 참고하면 절개부(92)와 지지 부재(91)로 형성되는 부분이 나타나 있다.

도 11에 도시된 것은 본 발명에 따른 리이드 프레임에 대한 대략적인 평면도이다.

도면을 참고하면, 리이드 프레임(117)은 64개의 개별 리이드 프레임(111)이 모여 있는 것으로, 16개의 리이드 프레임이 하나의 패널(112)을 형성한다. 따라서 본 실시예는 4 패널 리이드 프레임이다. 또한 하나의 패널(112)은 4 개의 개별 리이드 프레임(111)이 모인 리이드 프레임 유니트(113)가 4 개 모인 것으로 볼 수 있는데, 각 리이드 프레임 유니트(113)는 레일(114)에 의해서 연결되어 있다.

도 12에 도시된 것은 본 발명에 따른 리이드 프레임의 일부인 하나의 패널(112)을 나타내고 있다. 도면을 참조하면, 하나의 패널(112)을 형성하는 4개의 리이드 프레임 유니트(113)들이 레일(114)을 통해서 연결되어 있다. 또한 레일(114)상에는 지지 부재(125)들이 형성되어 있는데, 이 지지 부재(125)의 상부 표면은 몰딩시 상부 금형의 저면에 접촉하여 리이드 프레임의 저면을 하부 금형의 상부 표면에 밀착시켜 주는 역할을 한다. 도 13에는 상기 지지 부재의 사시도가 나타나 있다. 도면을 참고하면 에칭에 의한 절개부(132)와 다단으로 업셋된 지지 부재(131)가 나타나 있다. 또한 지지 부재(131)에는 다단 업셋에 의해 형성된 계단부(131a)가 나타나 있다. 상기 지지 부재(131)는 상부 금형을 넓은 업셋부(131')에서 지지해야 되기 때문에 다단으로 업셋하여 하중을 견디도록 하는 것이 바람직하다. 절개부(132)는 상기 리이드 프레임의 실시예에서와 같이 에칭 또는 스탬핑 등 다양한 방법에 의해서 형성할 수 있다. 또한 상기 지지 부재(131)의 높이도 금형의 내부의 높이보다 크거나 같아야 하는 것은 전술한 바와 같다.

도 14에 도시된 것은 본 발명에 따른 반도체 팩키지의 사시도이다.

도면을 참조하면, 반도체 팩키지(140)는 반도체 칩(146)과, 그 상면에 상기 반도체 칩(146)이 장착된 패드(145), 본딩 와이어(148)에 의해 상기 반도체 칩(146)과 연결되는 다수의 리이드(147), 상기 반도체 칩(147)과 상기 패드(145) 및 상기 리이드(147)를 연결하는 본딩 와이어(148), 패드의 모서리에 패드의 일부가 업셋되어 형성된 지지 부재(141) 및 상기 구성 요소들을 감싸는 엔캡슐레이션(144)을 구비한다. 상기 패드(145)의 가장자리 및 상기 리이드(147)의와이어 본딩되는 가장자리는 상기 엔캡슐레이션(144)과의 접착 면적을 넓히고, 이른바 몰딩록(molding-lock)을 형성하기 위해 하프 에칭에 의해 식각된다.

도 15에 도시된 것은 본 발명에 따른 반도체 팩키지를 몰딩하는 공정을 보여주는 단면도로서 금형이 장착된 상태를 나타낸다.

도면을 참조하면, 반도체 팩키지에 상부 금형(151)과 하부 금형(152)이 장착되어 있는 것을 볼 수 있다. 상부 금형(151)의 저면이 지지 부재(141)의 업셋부(141')에 의해 지지되어 몰딩시 리이드(147)와 패드(145)의 저면이 하부 금형(152)의 상부 표면에 밀착되게 된다. 따라서 몰딩이 이루어질 때 패드(145) 및 리이드(147)의 저면과 하부 금형(152)간에 기밀이 유지되어 몰드 플레쉬를 방지할 뿐만 아니라 몰딩 수지가 보다 충실하게 주입되어 박리 현상이 방지될 수 있다.

이하, 본 발명에 따른 반도체 팩키지의 제조 방법에 관하여 상세하게 설명하기로 한다.

본 발명에 따른 반도체 팩키지에서 사용되는 리이드 프레임은 통상적인 방식으로 제작될 수 있다. 즉, 에칭이나 스탬핑 등에 의해서 패드, 리이드, 타이바, 절개부 등을 형성하고, 이후에 은 또는 팔라듐으로 적어도 와이어 본딩이 되는 이너 리이드부나 패드부에 대한 도금을 수행한다. 도금의 두께 및 종류는 제품의 목적에 따라서 달라지게 된다. 최근의 경향에서는 니켈/팔라듐 재료를 이용한 PPF 도금이 우선적으로 적용된다. 이러한 리이드 프레임이 제작된 후에는 기계적인 방식으로 업셋을 수행하여 지지 부재를 형성하여 준다. 도 9의 도면 번호 92나 도 13의 도면번호 132는 소성 변형에 의해 형성된 지지 부재를 나타낸다. 지지 부재를 가진 리이드 프레임을 장착하고 상하부 금형을 상호 클램핑한 상태에서 몰딩을 수행하는 동안에, 상부 금형의 저면에 접한 상기 지지 부재는 리이드 또는 리이드 프레임의 저면을 하부 금형의 상부 표면에 밀착시키는 역할을 할 것이다. 이러한 상태에서 몰딩 수지를 주입하여 몰딩을 수행하게 되면, 몰딩 수지가 리이드와 금형 사이는 패드와 금형 사이로 흘러들어가게 되는 몰드 플레쉬 현상이 방지되는 것이다. 몰딩이 이루어진 후에는 통상적인 방식으로 플레쉬를 제거하고, 마킹을 제거하고, 댐바등을 제거한다. 또한 최종적으로 개별의 반도체 팩키지로 분리하기 위하여 몰딩 수지를 절단하게 된다.

이상에서 설명한 바와 같이 본 발명 리이드 프레임, 반도체 팩키지, 그리고 반도체 팩키지 제조 방법에 의해 몰드 플래쉬와 박리 현상을 방지 할 수 있다. 따라서 매트릭스 형태를 갖는 리이드 프레임을 이용한 반도체 생산 방식을 몰드 플레쉬 현상에 의한 부정적인 영향이 없이 적용할 수 있다는 장점이 있고, 이는 개별 리이드 프레임에 적용하는 경우도 마찬가지이다. 또한 반도체 팩키지의 높은 신뢰성을 기대할 수 있고, 저렴한 제작 비용으로 높은 생산성을 기대할 수 있다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 청구범위에 의해서만 정해져야 할 것이다.

Claims

패드와;

다수의 리이드가 형성된 지지부;

일단이 상기 지지부에 연결되고 그 타단은 상기 패드에 연결되어 상기 패드를 지지하는 타이바;

상부 패드의 가장자리 일부 양측이 구부려져서 형성되어 상기 패드와 단차를 가지며 상기 상부 금형의 저면과 접촉하는 업셋부를 구비하여, 상기 리이드의 저면을 하부 금형에 밀착시키는 지지 부재;를 구비하는 반도체 팩키지용 리이드 프레임.
제 1 항에 있어서,

상기 지지 부재의 상면과 상기 리이드의 저면과의 높이는 몰딩시 금형의 내부의 높이보다 크거나 같은 높이로 형성되는 것을 특징으로 하는 반도체 팩키지용 리이드 프레임.
지지부에 의해서 상호 연결된 다수의 리이드와,

상부 지지부 일부 양측이 구부려져서 형성되어 상기 패드와 단차를 가지며 상기 상부 금형의 저면과 접촉하는 업셋부를 구비하여, 상기 리이드의 저면을 하부 금형에 밀착시키는 지지 부재;를 구비하는 반도체 팩키지용 리이드 프레임.
제 3 항에 있어서,

상기 지지 부재의 상면과 상기 리이드의 저면과의 높이는 몰딩시 금형의 내부의 높이보다 크거나 같은 높이로 형성되는 것을 특징으로 하는 반도체 팩키지용 리이드 프레임.
제 3 항에 있어서,

상기 지지 부재는 다단 업셋에 의해 형성되어 그 자체에 계단부를 가지는 것을 특징으로 하는 반도체 팩키지용 리이드 프레임.
패드;

다수의 리이드;

상기 패드의 상부 표면에 부착되는 반도체 칩;

상기 패드로부터 연장된 타이바;

상기 반도체 칩의 전극과 상기 다수의 리이드가 각각 전기적으로 연결되고

상기 패드의 저면이 그것의 저면의 일부분에 노출되고, 상기 리이드의 저면이 그것의 다른 부분에 노출되도록 형성된 엔캡슐레이션;

상부 패드의 가장자리 일부 양측이 구부려져서 형성되어 상기 패드와 단차를 가지며 상기 상부 금형의 저면과 접촉하는 업셋부를 구비하여, 상기 리이드의 저면을 하부 금형에 밀착시키는 지지 부재;를 구비하는 반도체 팩키지.
패드의 가장자리의 일부를 상방으로 업셋하여 형성된 지지 부재를 구비하는리이드 프레임을 준비하는 단계;

반도체 칩을 패드에 부착하고 반도체 칩의 전극과 상기 다수의 리이드를 각각 전기적으로 연결하는 단계;

상기 리이드 프레임을 상기 지지 부재가 상부 금형의 저면에 접촉하는 상태로 상하부 금형에 의해 형성되는 캐비티에 수용하는 단계;를 구비하는 반도체 팩키지 제조 방법.
다수의 리이드들이 연결된 연결부재의 일부를 상방으로 업셋하여 형성된 지지 부재를 구비하는 리드 프레임을 준비하는 단계;

반도체 칩의 전극과 상기 다수의 리이드를 전기적으로 연결하는 단계;

상기 리이드 프레임을 상기 지지 부재가 상부 금형의 저면에 접촉하는 상태로 상하부 금형에 의해 형성되는 캐비티에 수용하는 단계;를 구비하는 반도체 팩키지 제조 방법.
8항에 있어서,

상기 지지 부재는 프레임 유니트간을 연결하는 레일의 일부를 상방으로 업셋하여 형성된 지지 부재를 구비하는 리이드 프레임 스트립을 준비하는 단계를 구비하여 된 것을 특징으로 하는 반도체 팩키지 제조 방법.