KR100457742B1 - Method for forming a gate of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 특히 게이트 전극 형성 공정에 있어서, 이방성 식각 공정을 진행한 후, 상기 이방성 식각 공정과 다른 방식의 바이어스를 사용한 과도 식각 공정을 진행하여 게이트 전극을 형성함으로써, 이방성 식각 공정 후의 게이트 전극 프로파일(Profile)을 양호하게 하고 상기 이방성 식각 공정에 의한 게이트의 에지(Edge) 손상을 저하시켜 소자의 리텐션(Retention) 시간이 감소되는 현상을 방지하므로 소자의 특성, 수율 및 신뢰성을 향상시키는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a gate electrode of a semiconductor device. In particular, in a gate electrode forming process, an anisotropic etching process is performed, followed by a transient etching process using a bias different from the anisotropic etching process. In this case, the gate electrode profile after the anisotropic etching process is improved and the edge damage of the gate caused by the anisotropic etching process is reduced, thereby preventing the retention time of the device. It is a technique to improve the characteristics, yield and reliability.
Description
본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 특히 웨이퍼(Wafer)에 인가되는 바이어스(bias)로써 TM(Time Modulation) 방식의 웨이퍼 바이어스를 사용하고 게이트 전극용 마스크를 사용한 이방성 식각 공정을 진행한 후, 상기 이방성 식각 공정보다 낮은 전압을 사용하고 CW(Continuous Wave) 방식의 웨이퍼 바이어스를 사용한 과도 식각 공정으로 게이트 전극을 형성하여 소자의 특성, 수율 및 신뢰성을 향상시키는 반도체 소자의 게이트 전극 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a gate electrode of a semiconductor device. In particular, an anisotropic etching process using a wafer bias of a TM (time modulation) method as a bias applied to a wafer and using a mask for a gate electrode is performed. After that, a gate electrode is formed using a voltage lower than the anisotropic etching process and a gate electrode is formed by a transient etching process using a wafer bias of CW (Continuous Wave) method to improve device characteristics, yield and reliability. It is about.
현재 DRAM(Dynamic Random Access Memory)의 고 집적도에 따라, 주로 이방성 식각의 패터닝(Patterning) 공정을 진행하여 게이트 전극을 형성한다.In accordance with the current high density of DRAM (Dynamic Random Access Memory), a patterning process of mainly anisotropic etching is performed to form a gate electrode.
상기 이방성 식각 공정의 식각 조건 중 전압이 높을수록 식각의 효율은 증가하게 된다.As the voltage is higher among the etching conditions of the anisotropic etching process, the efficiency of etching is increased.
도 1a와 도 1b는 일반적인 반도체 소자의 게이트 전극 형성 방법을 도시한 단면도이다.1A and 1B are cross-sectional views illustrating a gate electrode forming method of a general semiconductor device.
도 1a를 참조하면, 반도체 기판(11) 상에 산화막(13), 다결정 실리콘층(15)및 텅스텐(W) 실리사이드(Silicide)층(17)을 순차적으로 형성한다.Referring to FIG. 1A, an oxide film 13, a polycrystalline silicon layer 15, and a tungsten (W) silicide layer 17 are sequentially formed on the semiconductor substrate 11.
도 1b를 참조하면, 게이트 전극용 마스크를 사용한 사진식각 공정으로 상기 텅스텐 실리사이드층(17)과 다결정 실리콘층(15)을 식각하여 게이트 전극을 형성한다.Referring to FIG. 1B, a gate electrode is formed by etching the tungsten silicide layer 17 and the polycrystalline silicon layer 15 by a photolithography process using a mask for a gate electrode.
도 2는 TM 방식의 웨이퍼 바이어스를 사용한 이방성 식각 공정을 도시한 개략도이고, 도 3은 종래의 일 예에 따른 반도체 소자의 게이트 전극 프로파일을 나타낸 사진도이다.FIG. 2 is a schematic view illustrating an anisotropic etching process using a wafer bias of a TM method, and FIG. 3 is a photograph showing a gate electrode profile of a semiconductor device according to a conventional example.
종래의 일 예에 따른 반도체 소자의 게이트 전극 형성 방법은 라디오 주파수(rf)의 사이클(Cycle) 중에 바이어스가 인가되는 시간인 듀티 레이쇼(Duty Ratio)가 100%가 아닌 바이어스인 TM 방식의 웨이퍼 바이어스를 사용한 이방성 식각 공정으로 반도체 기판(11) 상에 게이트 전극을 형성한다.(도 2 참조)According to the conventional method of forming a gate electrode of a semiconductor device, a wafer bias of a TM type in which a duty ratio, which is a time when a bias is applied during a cycle of a radio frequency rf, is a bias other than 100% The gate electrode is formed on the semiconductor substrate 11 by an anisotropic etching process using (see FIG. 2).
이때, 상기 이방성 식각 공정은 상기 텅스텐 실리사이드층(17)과 다결정 실리콘층(15)의 이방성 식각 단계, 상기 다결정 실리콘층(15)의 과도 식각 단계 및 과도 식각 단계로 나누어 진행된다.In this case, the anisotropic etching process is divided into the anisotropic etching step of the tungsten silicide layer 17 and the polycrystalline silicon layer 15, the transient etching step and the transient etching step of the polycrystalline silicon layer 15.
상기 텅스텐 실리사이드층(17)과 다결정 실리콘층(15)의 이방성 식각 단계는 0.3 Pa의 압력, 270 W의 rf 파워, 1200 V의 VPP및 30%의 듀티 레이쇼를 갖는 Cl2와 O2의 혼합 가스 분위기에서 TM 방식의 웨이퍼 바이어스를 사용하여 18초 동안 진행한다.The anisotropic etching of the tungsten silicide layer 17 and the polycrystalline silicon layer 15 may be performed using Cl 2 and O 2 having a pressure of 0.3 Pa, an rf power of 270 W, a V PP of 1200 V and a duty ratio of 30%. In the mixed gas atmosphere, the wafer was processed for 18 seconds using the TM type wafer bias.
그리고, 상기 다결정 실리콘층(15)의 과도 식각 단계는 0.3 Pa의 압력, 150W의 rf 파워, 930 V의 VPP및 30%의 듀티 레이쇼를 갖는 Cl2와 O2의 혼합 가스 분위기에서 TM 방식의 웨이퍼 바이어스를 사용하여 13초 동안 진행한다.In the transient etching of the polycrystalline silicon layer 15, the TM method is performed in a mixed gas atmosphere of Cl 2 and O 2 having a pressure of 0.3 Pa, an rf power of 150 W, a V PP of 930 V, and a duty ratio of 30%. Proceed for 13 seconds using a wafer bias of.
이어, 과도 식각 단계는 1.6 Pa의 압력, 60 W의 rf 파워, 630 V의 VPP및 30%의 듀티 레이쇼를 갖는 HBr 가스 분위기에서 TM 방식의 웨이퍼 바이어스를 사용하여 30초 동안 진행한다.The transient etch step then proceeds for 30 seconds using a wafer bias of the TM method in an HBr gas atmosphere with a pressure of 1.6 Pa, an rf power of 60 W, a V PP of 630 V and a duty ratio of 30%.
상술한 종래의 일 예에 따른 반도체 소자의 게이트 전극 형성 방법은 630 ∼ 1200V의 고 전압을 사용한 이방성 식각 공정으로 게이트 전극을 형성하기 때문에 게이트의 프로파일(Profile)은 양호하나, 게이트 전극의 에지(Edge) 손상이 커 DRAM의 리텐션(Retention) 시간이 감소된다.(도 3 참조)In the above-described conventional method of forming a gate electrode of a semiconductor device, since the gate electrode is formed by an anisotropic etching process using a high voltage of 630 to 1200 V, the profile of the gate is good, but the edge of the gate electrode ) The damage is large and the retention time of the DRAM is reduced (see FIG. 3).
도 4는 종래의 다른 예에 따른 반도체 소자의 게이트 전극 프로파일을 나타낸 사진도이다.4 is a photograph showing a gate electrode profile of a semiconductor device according to another conventional example.
종래의 다른 예에 따른 반도체 소자의 게이트 전극 형성 방법은 듀티 레이쇼가 100%인 CW(Continuous Wave) 방식의 웨이퍼 바이어스를 사용한 이방성 식각 공정으로 반도체 기판(11) 상에 게이트 전극을 형성한다.In the conventional method of forming a gate electrode of a semiconductor device, a gate electrode is formed on a semiconductor substrate 11 by an anisotropic etching process using a wafer bias of CW (Continuous Wave) method having a duty ratio of 100%.
이때, 상기 이방성 식각 공정은 상기 텅스텐 실리사이드층(17)과 다결정 실리콘층(15)의 이방성 식각 단계, 상기 다결정 실리콘층(15)의 과도 식각 단계 및 과도 식각 단계로 나누어 진행된다.In this case, the anisotropic etching process is divided into the anisotropic etching step of the tungsten silicide layer 17 and the polycrystalline silicon layer 15, the transient etching step and the transient etching step of the polycrystalline silicon layer 15.
상기 텅스텐 실리사이드층(17)과 다결정 실리콘층(15)의 이방성 식각 단계는 0.3 Pa의 압력, 80 W의 rf 파워 및 400 V의 VPP를 갖는 Cl2와 O2의 혼합 가스 분위기에서 CW 방식의 웨이퍼 바이어스를 사용하여 18초 동안 진행한다.The anisotropic etching of the tungsten silicide layer 17 and the polycrystalline silicon layer 15 is performed in a CW manner in a mixed gas atmosphere of Cl 2 and O 2 having a pressure of 0.3 Pa, an rf power of 80 W, and a V PP of 400 V. Run for 18 seconds using wafer bias.
그리고, 상기 다결정 실리콘층(15)의 과도 식각 단계는 0.3 Pa의 압력, 35 W의 rf 파워 및 240 V의 VPP를 갖는 Cl2와 O2의 혼합 가스 분위기에서 CW 방식의 웨이퍼 바이어스를 사용하여 13초 동안 진행한다.In addition, the transient etching of the polycrystalline silicon layer 15 may be performed using a CW wafer wafer bias in a mixed gas atmosphere of Cl 2 and O 2 having a pressure of 0.3 Pa, an rf power of 35 W, and a V PP of 240 V. Proceed for 13 seconds.
이어, 과도 식각 단계는 0.8 Pa의 압력, 20 W의 rf 파워 및 240 V의 VPP를 갖는 HBr 가스 분위기에서 CW 방식의 웨이퍼 바이어스를 사용하여 20초 동안 진행한다.The transient etching step then proceeds for 20 seconds using a CW bias wafer bias in an HBr gas atmosphere with a pressure of 0.8 Pa, rf power of 20 W and V PP of 240 V.
상술한 종래의 다른 예에 따른 반도체 소자의 게이트 전극 형성 방법은 TM 방식의 웨이퍼 바이어스를 사용한 이방성 식각 공정보다 낮은 240 ∼ 400V의 전압을 사용한 이방성 식각 공정으로 게이트 전극을 형성하기 때문에 게이트 전극의 에지 손상이 작아 DRAM의 리텐션 시간의 감소 현상이 방지되지만, 게이트의 프로파일 특성은 악화된다 .(도 4 참조)The gate electrode forming method of the semiconductor device according to another conventional example described above is damaged due to the edge damage of the gate electrode because the gate electrode is formed by an anisotropic etching process using a voltage of 240 to 400V lower than the anisotropic etching process using the TM type wafer bias. This decrease prevents the DRAM retention time from decreasing, but deteriorates the profile characteristics of the gate. (See Fig. 4).
종래 기술에 따른 반도체 소자의 게이트 전극 형성 방법은 다음과 같은 문제점이 있다.The gate electrode forming method of the semiconductor device according to the prior art has the following problems.
첫째, TM 방식의 웨이퍼 바이어스를 사용한 이방성 식각 공정으로 게이트 전극을 형성할 경우, 상기 이방성 식각 공정 시 630 ∼ 1200V의 고 전압을 사용하기 때문에 게이트의 프로파일은 양호하나, 게이트 전극의 에지 손상이 커 누설 전류가 증가하므로 DRAM의 리텐션 시간이 감소된다.First, when the gate electrode is formed by an anisotropic etching process using a wafer bias of the TM method, the gate profile is good because a high voltage of 630 to 1200V is used in the anisotropic etching process, but the edge damage of the gate electrode is large, so that leakage occurs. As the current increases, the retention time of the DRAM is reduced.
둘째, CW 방식의 웨이퍼 바이어스를 사용한 이방성 식각 공정으로 게이트 전극을 형성할 경우, 상기 이방성 식각 공정 시 TM 방식의 웨이퍼 바이어스를 사용한 이방성 식각 공정보다 낮은 240 ∼ 400V의 전압을 사용하기 때문에 게이트 전극의 에지 손상이 작아 DRAM의 리텐션 시간이 감소되는 현상이 방지될 수 있으나, 게이트의 프로파일 특성은 악화된다.Second, when the gate electrode is formed by an anisotropic etching process using a CW wafer bias, the gate electrode edge is lower than the anisotropic etching process using a wafer bias of the TM method in the anisotropic etching process because the voltage is 240 to 400V. The damage may be reduced and the retention time of the DRAM may be reduced, but the profile characteristic of the gate is deteriorated.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 게이트 전극용 마스크를 사용하고 TM 방식의 웨이퍼 바이어스를 사용한 이방성 식각 공정을 진행한 후, 상기 이방성 식각 공정보다 낮은 전압을 사용하고 CW 방식의 웨이퍼 바이어스를 사용한 과도 식각 공정으로 게이트 전극을 형성하므로, 이방성 식각 공정 후의 게이트 전극 프로파일이 양호하고 상기 이방성 식각 공정에 의한 게이트의 에지 손상을 저하시키는 반도체 소자의 게이트 전극 형성 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, using a gate electrode mask and an anisotropic etching process using a TM wafer wafer bias, using a lower voltage than the anisotropic etching process and using a CW wafer bias It is an object of the present invention to provide a method for forming a gate electrode of a semiconductor device, in which a gate electrode is formed by a transient etching process using, the gate electrode profile after the anisotropic etching process is good and the edge damage of the gate caused by the anisotropic etching process is reduced.
도 1a와 도 1b는 일반적인 반도체 소자의 게이트 전극 형성 방법을 도시한 단면도.1A and 1B are cross-sectional views illustrating a gate electrode forming method of a general semiconductor device.
도 2는 TM 방식의 웨이퍼 바이어스를 사용한 이방성 식각 공정을 도시한 개략도.2 is a schematic view showing an anisotropic etching process using a wafer bias of the TM method.
도 3은 종래의 일 예에 따른 반도체 소자의 게이트 전극 프로파일을 나타낸 사진도.3 is a photograph showing a gate electrode profile of a semiconductor device according to a conventional example.
도 4는 종래의 다른 예에 따른 반도체 소자의 게이트 전극 프로파일을 나타낸 사진도.4 is a photograph showing a gate electrode profile of a semiconductor device according to another conventional example.
도 5는 본 발명의 실시 예에 따른 반도체 소자의 게이트 전극 프로파일을 나타낸 사진도.5 is a photograph showing a gate electrode profile of a semiconductor device according to an embodiment of the present invention.
도 6은 종래와 본 발명의 리텐션 시간을 비교한 그래프.Figure 6 is a graph comparing the retention time of the prior art and the present invention.
도 7a는 종래 반도체 소자의 게이트 전극 형성 방법의 EPD(End Point Detection)를 도시한 그래프.7A is a graph showing End Point Detection (EPD) of a method of forming a gate electrode of a conventional semiconductor device.
도 7b는 본 발명의 반도체 소자의 게이트 전극 형성 방법의 EPD를 도시한 그래프.7B is a graph showing an EPD of the gate electrode forming method of the semiconductor device of the present invention.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
11 : 반도체 기판 13 : 산화막11 semiconductor substrate 13 oxide film
15 : 다결정 실리콘층 17 : 텅스텐 실리사이드층15 polycrystalline silicon layer 17 tungsten silicide layer
이상의 목적을 달성하기 위한 본 발명은 반도체 기판 상에 절연막, 텅스텐 실리사이드층 및 다결정 실리콘층을 순차적으로 형성하는 단계와,게이트 전극용 마스크를 사용한 패터닝 공정으로 게이트 전극을 형성하되, 상기 텅스텐 실리사이드층 및 소정 두께의 다결정 실리콘층을 Cl2와 O2의 혼합 가스 분위기에서 TM 방식의 웨이퍼 바이어스를 사용하여 이방성 식각하고,HBr 분위기에서 TM 방식보다 낮은 전압으로 CW 방식의 웨이퍼 바이어스를 사용하여 상기 다결정 실리콘층을 과도 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법을 제공하는 것과,The present invention for achieving the above object is a step of sequentially forming an insulating film, a tungsten silicide layer and a polycrystalline silicon layer on a semiconductor substrate, and forming a gate electrode by a patterning process using a gate electrode mask, wherein the tungsten silicide layer and The polycrystalline silicon layer having a predetermined thickness is anisotropically etched using a TM type wafer bias in a mixed gas atmosphere of Cl 2 and O 2 , and using the CW type wafer bias at a lower voltage than the TM type in an HBr atmosphere, the polycrystalline silicon layer It provides a method of forming a gate electrode of a semiconductor device comprising the step of over-etching,
상기 TM 방식을 이용한 이방성 식각 공정은 0.2 ∼ 0.4 Pa의 압력, 250 ∼ 300 W의 rf 파워, 1000 ∼ 1400 V의 VPP및 20 ∼ 40%의 듀티 레이쇼를 갖는 Cl2와 O2의 혼합 가스 분위기에서 15 ∼ 20초 동안 진행하는 것과,The anisotropic etching process using the TM method is a mixed gas of Cl 2 and O 2 having a pressure of 0.2 to 0.4 Pa, an rf power of 250 to 300 W, a V PP of 1000 to 1400 V and a duty ratio of 20 to 40%. Running in an atmosphere for 15-20 seconds,
상기 CW 방식을 이용한 과도 식각 공정은 0.2 ∼ 0.4 Pa의 압력, 30 ∼ 40 W의 rf 파워, 200 ∼ 300 V의 VPP및 100%의 듀티 레이쇼를 갖는 Cl2와 O2의 혼합 가스 분위기에서 10 ∼ 15초 동안 진행한 후, 0.5 ∼ 1.0 Pa의 압력, 25 ∼ 35 W의 rf 파워, 250 ∼ 300 V의 VPP및 100%의 듀티 레이쇼를 갖는 HBr 분위기에서 CW 방식의 웨이퍼 바이어스를 사용하여 15 ∼ 25초 동안 진행함을 특징으로 한다.The transient etching process using the CW method is performed in a mixed gas atmosphere of Cl 2 and O 2 having a pressure of 0.2 to 0.4 Pa, an rf power of 30 to 40 W, a V PP of 200 to 300 V, and a duty ratio of 100%. After 10-15 seconds, use CW wafer bias in HBr atmosphere with pressure of 0.5-1.0 Pa, rf power of 25-35 W, V PP of 250-300 V and duty ratio of 100% It is characterized by proceeding for 15 to 25 seconds.
본 발명의 원리는 게이트 전극용 마스크를 사용하고 TM 방식의 웨이퍼 바이어스를 사용한 이방성 식각 공정을 진행한 후, 상기 이방성 식각 공정보다 낮은 전압을 사용하고 CW 방식의 웨이퍼 바이어스를 사용한 과도 식각 공정으로 게이트 전극을 형성하여, 이방성 식각 공정 후의 게이트 전극 프로파일을 양호하게 하고 상기 이방성 식각 공정에 의한 게이트의 에지 손상을 저하시킴으로써 소자의 리텐션 시간이 감소되는 현상을 방지하기 위한 것이다.The principle of the present invention is a gate electrode using a gate electrode mask and an anisotropic etching process using a TM wafer wafer bias, and then using a lower voltage than the anisotropic etching process and a transient etching process using a CW wafer wafer bias. To improve the gate electrode profile after the anisotropic etching process and to reduce edge damage of the gate by the anisotropic etching process, thereby preventing the retention time of the device.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 5는 본 발명의 실시 예에 따른 반도체 소자의 게이트 전극 프로파일을 나타낸 사진도이고, 도 6은 종래와 본 발명의 리텐션 시간을 비교한 그래프이다.5 is a photograph showing a gate electrode profile of a semiconductor device according to an embodiment of the present invention, Figure 6 is a graph comparing the retention time of the conventional and the present invention.
본 발명의 실시 예에 따른 반도체 소자의 게이트 전극 형성 방법은 게이트 전극용 마스크를 사용하고 TM 방식의 웨이퍼 바이어스를 사용한 이방성 식각 공정을 진행한 후, 상기 이방성 식각 공정보다 낮은 전압을 사용하고 CW 방식의 웨이퍼 바이어스를 사용한 과도 식각 공정을 진행하여 반도체 기판(11) 상에 게이트 전극을 형성한다.In the method of forming a gate electrode of a semiconductor device according to an exemplary embodiment of the present invention, a gate electrode mask is used and an anisotropic etching process using a TM wafer wafer bias is performed, and a voltage lower than that of the anisotropic etching process is used and the CW method is used. The transient etching process using the wafer bias is performed to form a gate electrode on the semiconductor substrate 11.
즉, 상기 이방성 식각 공정은 상기 텅스텐 실리사이드층(17)과 다결정 실리콘층(15)의 이방성 식각 단계, 상기 다결정 실리콘층(15)의 과도 식각 단계 및 과도 식각 단계로 나누어 진행된다.That is, the anisotropic etching process is divided into the anisotropic etching step of the tungsten silicide layer 17 and the polycrystalline silicon layer 15, the transient etching step and the transient etching step of the polycrystalline silicon layer 15.
상기 텅스텐 실리사이드층(17)과 다결정 실리콘층(15)의 이방성 식각 단계는 0.2 ∼ 0.4 Pa 압력, 250 ∼ 300 W의 rf 파워, 1000 ∼ 1400 V의 VPP및 20 ∼ 40%의 듀티 레이쇼를 갖는 Cl2와 O2의 혼합 가스 분위기에서 TM 방식의 웨이퍼 바이어스를 사용하여 15 ∼ 20초 동안 진행한다.The anisotropic etching of the tungsten silicide layer 17 and the polycrystalline silicon layer 15 may be performed at 0.2 to 0.4 Pa pressure, 250 to 300 W rf power, 1000 to 1400 V V PP and 20 to 40% duty ratio. In the mixed gas atmosphere of Cl 2 and O 2 having the same, a wafer bias of TM is used for 15 to 20 seconds.
이때, 1200V의 고 전압을 사용하기 때문에 게이트 전극의 프로파일은 양호하다.(도 5 참조)At this time, since the high voltage of 1200V is used, the profile of the gate electrode is good (see Fig. 5).
그리고, 상기 다결정 실리콘층(15)의 과도 식각 단계는 0.2 ∼ 0.4 Pa의 압력, 30 ∼ 40 W의 rf 파워, 200 ∼ 300 V의 VPP및 100%의 듀티 레이쇼를 갖는 Cl2와 O2의 혼합 가스 분위기에서 CW 방식의 웨이퍼 바이어스를 사용하여 10 ∼ 15초 동안 진행한다.In addition, the transient etching of the polycrystalline silicon layer 15 includes Cl 2 and O 2 having a pressure of 0.2 to 0.4 Pa, an rf power of 30 to 40 W, a V PP of 200 to 300 V, and a duty ratio of 100%. It proceeds for 10 to 15 seconds using a wafer bias of CW system in a mixed gas atmosphere of.
이어, 상기 과도 식각 단계는 상기 0.5 ∼ 1.0 Pa의 압력, 25 ∼ 35 W의 rf 파워, 250 ∼ 300 V의 VPP및 100%의 듀티 레이쇼를 갖는 HBr 분위기에서 CW 방식의웨이퍼 바이어스를 사용하여 15 ∼ 25초 동안 진행한다. 이때, 상기 HBr 분위기의 과도 식각 단계 시, 상기 산화막(13)이 식각된다.Subsequently, the transient etching step uses a CW wafer bias in an HBr atmosphere having a pressure of 0.5 to 1.0 Pa, an rf power of 25 to 35 W, a V PP of 250 to 300 V, and a duty ratio of 100%. Run for 15-25 seconds. At this time, the oxide layer 13 is etched during the transient etching of the HBr atmosphere.
이때, TM 방식의 웨이퍼 바이어스를 사용한 이방성 식각 공정보다 낮은 240 ∼ 270V의 전압을 사용하기 때문에 게이트 전극의 에지 손상이 작아 DRAM의 리텐션 시간이 감소되는 현상이 방지된다.(도 6 참조)At this time, since the voltage of 240 to 270V lower than that of the anisotropic etching process using the TM type wafer bias is used, the edge damage of the gate electrode is small and the retention time of the DRAM is reduced (see FIG. 6).
도 7a는 종래 반도체 소자의 게이트 전극 형성 방법의 EPD를 도시한 그래프이고, 도 7b는 본 발명의 반도체 소자의 게이트 전극 형성 방법의 EPD를 도시한 그래프이다.FIG. 7A is a graph showing an EPD of the gate electrode forming method of the conventional semiconductor device, and FIG. 7B is a graph showing the EPD of the gate electrode forming method of the semiconductor device of the present invention.
도 7a와 도 7b를 참조하면, 종래 반도체 소자의 게이트 전극 형성 방법은 TM 방식의 웨이퍼 바이어스만을 사용한 패터닝 공정을 진행하거나 CW 방식의 웨이퍼 바이어스만을 사용한 패터닝 공정을 진행하기 때문에 식각 세기의 조절이 어려워 정상적인 것보다 빠르게 EPD(End Point Detection)를 정한다.Referring to FIGS. 7A and 7B, in the conventional method of forming a gate electrode of a semiconductor device, since the patterning process using only the wafer bias of the TM method is performed or the patterning process using only the wafer bias of the CW method is performed, it is difficult to control the etching intensity. Set EPD (End Point Detection) faster than
본 발명의 반도체 소자의 게이트 전극 형성 방법은 TM 방식의 웨이퍼 바이어스를 사용한 이방성 식각 공정과 CW 방식의 웨이퍼 바이어스를 사용한 과도 식각 공정을 진행하므로 식각 세기의 조절이 종래보다 용이하여 정상적으로 EPD(End Point Detection)를 정할 수 있다.In the method of forming a gate electrode of the semiconductor device of the present invention, an anisotropic etching process using a wafer wafer bias of the TM method and a transient etching process using a wafer bias of the CW method are performed. ) Can be determined.
본 발명의 반도체 소자의 게이트 전극 형성 방법은 게이트 전극용 마스크를 사용하고 TM 방식의 웨이퍼 바이어스를 사용한 이방성 식각 공정을 진행한 후, 상기 이방성 식각 공정보다 낮은 전압을 사용하고 CW 방식의 웨이퍼 바이어스를 사용한 과도 식각 공정으로 게이트 전극을 형성하므로, 이방성 식각 공정 후의 게이트 전극의 프로파일이 양호하고 상기 이방성 식각 공정에 의한 게이트의 에지 손상을 방지하여 소자의 리텐션 시간을 증가시키므로 소자의 특성, 수율 및 신뢰성을 향상시키는 효과가 있다.In the method of forming a gate electrode of the semiconductor device of the present invention, a gate electrode mask is used, and after performing an anisotropic etching process using a TM wafer wafer bias, a voltage lower than that of the anisotropic etching process is used and a wafer bias wafer is used. Since the gate electrode is formed by the transient etching process, the profile of the gate electrode after the anisotropic etching process is good, and the retention time of the device is increased by preventing edge damage of the gate by the anisotropic etching process, thereby improving the characteristics, yield and reliability of the device. It is effective to improve.
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