KR100457029B1 - 랜드 그리드 어레이형 반도체장치 및 그의 실장방법 - Google Patents

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KR100457029B1
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오카다마키오
카사타니야스시
하시모토토모아키
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미쓰비시덴키 가부시키가이샤
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Abstract

실장기판의 외부전극에 대해서의 위치결정 정밀도의 향상을 도모할 수 있도록 개량된 랜드 그리드 어레이형 반도체장치를 제공하는 것을 주요한 목적으로 한다. 기판(2)의 한쪽 면에, 외부전극(11)이 에리어 어레이 형태로 배치되어 있다. 외부전극(11)은, 외부전극패드(11a)와 외부전극배선(6)을 포함한다. 외부전극패드(11a)는, 원주 형태로 형성된 제1패드층(12)과, 이 제1패드층(12)의 표면을 덮도록 설치되고, 원추 형태로 형성된 제2패드층(13)을 포함한다.

Description

랜드 그리드 어레이형 반도체장치 및 그의 실장방법{LAND GRID ARRAY TYPE SEMICONDUCTOR DEVICE AND METHOD OF MOUNTING THE SAME}
본 발명은, 일반적으로, 랜드 그리드 어레이형 반도체장치에 관한 것으로, 보다 특정적으로는, 실장기판측의 전극부에 대한 실장시의 위치결정 정밀도의 향상과, 그것에 따른 실장후의 실장기판과의 접합 신뢰성을 향상시킬 수 있도록 개량된 랜드 그리드 어레이형 반도체장치에 관한 것이다. 본 발명은, 또한, 그와 같은 랜드 그리드 어레이형 반도체장치의 실장방법에 관한 것이다.
도 9는 종래의 랜드 그레이 어레이형 반도체장치의 단면도이고, 도 10은 그것의 저면도이다.
이들 도면을 참조하면, 반도체장치(7)는 기판(2)을 구비한다. 기판(2)의 한쪽 면에 외부전극(3)이 설치되고, 기판(2)의 다른쪽 면에 글래스 에폭시 수지 등의재료로 형성된 반도체 소자 등을 봉지하는 봉지부(1)가 설치되어 있다. 기판(2)의 표면 및 내부에는, 반도체 소자와 전기적, 물리적인 접합을 형성하는 구리 등으로 구성된 전극배선이 형성되어 있다. 외부전극(3)은, 도시된 것과 같이, 기판(2)의 봉지부(1)와 대향하는 다른쪽측의 표면에 노출되어 있다. 외부전극(3)은, 실장기판과 전기적, 물리적인 접합을 형성하는 구리 등으로 구성되어 있다.
외부전극(3)은, 원주 형태로 표면이 평활한 외부전극패드(4)와, 기판(2)의 내부에서 스루홀(5)을 거쳐 외부로 인출된 외부전극배선(6)으로 구성된다. 외부전극(3)은, 기판의 봉지부(1)와 대향하는 측에, 격자 형태로, 즉 에리어 어레이(area array) 형태로 배치되어 있다.
외부전극(3)이 평면 내에서 격자 형태로 배치되어 있기 때문에, 전극간 피치가 넓어도, 부품면적당의 전극수는 더욱 많이 확보할 수 있는 점에서, 구조상 유리한 구조로 되어 있다.
다음에, 종래의 랜드 그리드 어레이형 반도체장치의 동작에 대해 설명한다.
도 11을 참조하면, 여기에서는, 반도체장치(7)를 실장기판(8)에 실장하는 동작에 대해 설명한다. 실장기판(8)은 글래스 에폭시 수지 등의 재료로 구성된다. 실장기판(8)의 표면에는, 도시하지 않았지만, 반도체장치(7)와 전기적, 물리적인 접합을 형성하는 구리 등으로 구성된 전극배선이 설치되어 있다. 기판외부전극(9)은, 실장기판(8)의 표면에 노출되어 있으며, 반도체장치(7)와 전기적, 물리적인 접합을 형성하는 구리 등으로 구성되어 있다. 기판외부전극(9)은, 실장기판(8)의 표면 상에 있어서, 반도체장치(7)의 외부전극(3)과 대향하는 위치에, 에리어 어레이 형태로 배치된다. 접합매체(10)는, 땜납 페이스트 등으로 구성되어, 기판 외부전극(9)의 위에, 인쇄법, 디스펜스법 등에 의해 인쇄, 도포된다.
종래의 반도체장치(7)의 실장 동작은 다음과 같다. 즉, 미리 접합매체(10)를 실장기판(8)의 기판외부전극(9)에 인쇄, 도포한다. 그 상태에서, 반도체장치(7)를 실장기판(8) 위에 탑재한다. 다음에, 반도체장치(7)의 외부전극패드(4)를 접합매체(10)에 눌러, 이들을 고착시킨다. 더구나, 반도체장치(7)가 탑재된 상태의 실장기판(8)을 접합매체(10)의 융점 이상의 온도에서 리플로우한다. 이것에 의해, 접합매체(10)가 용융하여, 반도체장치(7)와 실장기판(8)이 전기적, 물리적으로 접합된다.
종래의 반도체장치는 이상과 같이 구성되어 있기 때문에, 도 11을 참조하여, 실장기판(8) 위에 반도체장치(7)를 탑재할 때에, 접합매체(10)의 공급량의 변동 및 반도체장치(7)의 휘어짐에 의한 실장 높이의 변동 등에 의해, 외부전극패드(4)와 접합매체(10)가 충분히 고착되지 않아, 리플로우 후에, 전부 또는 일부의 외부전극패드(4)가 기판외부전극(9)과 접합되지 않는다는 문제점이 있었다.
본 발명은 상기한 것과 같은 문제점을 해결하기 위해 이루어진 것으로, 기판 실장시에 있어서, 실장기판과 반도체장치의 위치결정 정밀도의 향상을 도모할 수 있도록 개량된, 랜드 그리드 어레이형 반도체장치를 제공하는 것을 목적으로 한다.
본 발명의 또 다른 목적은, 실장후에 있어서, 실장기판과 반도체장치의 접합신뢰성을 향상시킬 수 있도록 개량된, 랜드 그리드 어레이형 반도체장치를 제공함에 있다.
본 발명의 또 다른 목적은, 그와 같은 랜드 그리드 어레이형 반도체장치의 실장방법을 제공함에 있다.
도 1은 실시예1에 관한 랜드 그리드 어레이형 반도체장치의 단면도이고,
도 2는 실시예1에 관한 랜드 그리드 어레이형 반도체장치의 저면도이며,
도 3은 실시예1에 관한 랜드 그리드 어레이형 반도체장치를 실장기판에 실장한 상태의 단면도이고,
도 4는 실시예2에 관한 랜드 그리드 어레이형 반도체장치의 단면도이며,
도 5는 실시예2에 관한 랜드 그리드 어레이형 반도체장치를 실장기판에 실장한 상태의 단면도이고,
도 6은 실시예3에 관한 랜드 그리드 어레이형 반도체장치의 단면도이며,
도 7은 실시예3에 관한 랜드 그리드 어레이형 반도체장치의 저면도이고,
도 8은 실시예3에 관한 랜드 그리드 어레이형 반도체장치를 실장기판에 실장한 상태를 나타낸 단면도이며,
도 9는 종래의 랜드 그리드 어레이형 반도체장치의 단면도이고,
도 10은 종래의 랜드 그리드 어레이형 반도체장치의 저면도이며,
도 11은 종래의 랜드 그리드 어레이형 반도체장치를 실장기판에 실장한 상태를 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1: 봉지부 2: 기판
5: 스루홀 6: 외부전극배선
12: 외부전극패드의 제1패드층 13: 외부전극패드의 제2패드층
10: 접합매체 14,21 : 녹방지매체
본 발명의 제1국면에 따른 랜드 그리드 어레이형 반도체장치는, 에리어 어레이 형태로 외부전극이 배치되어 있다. 상기 외부전극은, 외부전극패드와, 상기 기판의 내부로부터 스루홀을 거쳐 외부로 인출된 외부전극배선을 포함한다. 상기 외부전극패드는, 원주 형태 또는 각주 형태로 형성된 제1패드층과, 이 제1패드층의 표면을 덮도록 설치되고, 원추 형태 또는 각추 형태로 형성된 제2패드층을 포함한다.
본 발명의 바람직한 실시예에 따르면, 상기 제2패드층의 표면에는, 오목부가 형성되어 있다.
본 발명의 더욱 바람직한 실시예에 따르면, 상기 오목부는, 원추 형태 또는 각추 형태로 형성된 요홈이다.
본 발명의 더욱 바람직한 실시예에 따르면, 상기 기판의 한쪽의 면에는, 상기 외부전극패드와는 다른 형상을 갖고, 이 외부전극패드와 전기적으로 물리적으로 도통하고 있지 않은 더미전극이 더 설치되어 있다.
본 발명의 더욱 바람직한 실시예에 따르면, 상기 더미전극은, 원주 형태 또는 각주 형태로 형성된 제1층과, 이 제1층의 표면을 덮도록 설치되고, 원추 형태 또는 각추 형태로 형성된 제2층을 포함한다.
본 발명의 제2국면에 따른 랜드 그리드 어레이형 반도체장치의 제조방법에 있어서는, 우선, 기판과, 상기 기판의 한쪽 면에, 에리어 어레이 형태로 배치된 외부전극을 구비하고, 상기 외부전극은, 외부전극패드와, 상기 기판의 내부로부터 스루홀을 거쳐 외부로 인출된 외부전극배선을 포함하며, 상기 외부전극패드는, 원주 형태 또는 각주 형태로 형성된 제1패드층과, 이 제1패드층의 표면을 덮도록 설치되고, 원추 형태 또는 각추 형태로 형성된 제2패드층을 포함하는 랜드 그리드 어레이형 반도체장치를 준비한다. 기판외부전극과, 이 기판외부전극의 표면을 덮도록 설치된 접합매체를 갖는 실장기판을 준비한다. 상기 랜드 그리드 어레이형 반도체장치의 상기 제2패드층을 상기 실장기판의 상기 접합매체에 눌러넣어, 상기 실장기판에 상기 랜드 그리드 어레이형 반도체장치를 고착시킨다. 상기 랜드 그리드 어레이형 반도체장치가 탑재된 상기 실장기판을 상기 접합매체의 융점 이상의 온도로 어닐링한다.
본 발명의 바람직한 실시예에 따르면, 상기 제2패드층의 표면에는, 오목부가 형성되어 있다.
본 발명의 더욱 바람직한 실시예에 따르면, 상기 오목부는, 원추 형태 또는 각추 형태로 형성된 요홈이다.
[실시예]
이하, 본 발명의 실시예를 도면을 참조하여 설명한다.
실시예1:
도 1은 본 실시예에 관한 랜드 그리드 어레이형 반도체장치의 단면도이고, 도 2는 그것의 하측 방향에서 본 저면도이다. 이때, 상기한 종래예와 동일한 부분에는, 동일한 도면부호를 붙여, 그것의 설명을 반복하지 않는다.
이들 도면을 참조하면, 반도체장치(15)는 기판(2)을 구비한다. 외부전극(11)은, 기판(2)의 봉지부(1)와 대향하는 측의 표면에 노출되어 있다. 외부전극(11)은, 실장기판과 전기적, 물리적인 접합을 형성하기 위한 것이다. 외부전극(11)은, 외부전극패드(11a)와, 기판(2)의 외부로부터 스루홀(5)을 통해 외부로 인출되는 외부전극배선(6)을 포함한다. 외부전극패드(11a)는, 원주 형태로 형성된 제1패드층(12)과, 제1패드층(12)의 표면을 덮도록 설치되고, 각추형으로 형성된 제2패드층(13)을 포함한다. 제1패드층(12)은, 동박 또는 동박에 구리 도금을 적층한 것으로 이루어지고, 그것의 두께는 12㎛∼32㎛의 범위 내에 있다. 제2패드층(13)은, 구리 도금을 적층한 것으로, 정점까지의 높이는 12㎛∼62㎛의 범위 내에 있다.
제2패드층(13)의 표면에, 이 제2패드층(13)의 표면의 산화를 방지하기 위한 녹방지매체(산화방지매체;14)가 형성되어 있다. 녹방지매체(14)는, 기판을 실장할 때의 접합매체와의 접합을 촉진하기 위한 역할도 한다. 녹방지매체(14)는, 플럭스(flux) 또는 니켈 도금과 금 도금의 적층으로 이루어진다.
외부전극(11)은, 기판(2)의 봉지부(1)와 대향하는 측에 에리어 어레이 형태로 배치되지만, 그것의 배치방법에 대해서는 특별히 한정되지 않는다. 또한, 상기한 실시예에서는, 제1패드층(12)이 원주 형태인 경우를 예시하였지만, 각주이어도 된다. 또한, 제2패드층(13)이 원추인 경우를 예시하였지만, 각추라도 된다. 더구나, 각주, 각추에 대해서, 그것의 면수는 특히 한정되지 않는다.
다음에, 동작에 대해 설명한다.
도 3은 실시예1에 관한 랜드 그리드 어레이형 반도체장치를 실장기판에 실장한 상태의 단면도이다. 이때, 종래예와 동일부분에는, 동일한 참조부호를 붙여, 그것의 설명을 반복하지 않는다.
반도체장치(15)를 실장기판(8)에 실장함에 있어서, 미리 접합매체(10)를 실장기판(8)의 기판외부전극(9) 위에 인쇄, 도포한다. 그 상태에서, 반도체장치(15)를 실장기판(8) 위에 탑재한다. 이때, 녹방지매체(14)로 덮인 외부전극패드(13)를 실장기판(8) 위에 탑재한다. 이때, 녹방지매체(14)로 덮인 외부전극패드(13)를 기판외부전극(9) 위에 형성된 접합매체(10)에 눌러넣어, 이들을 고착시킨다. 더구나, 반도체장치(15)가 탑재된 상태의 실장기판(8)을 접합매체(10)의 융점 이상의 온도에서 리플로우한다. 이것에 의해, 접합매체(10)가 용융하여, 반도체장치(15)와 실장기판(8)이 전기적, 물리적으로 접합된다.
본 발명의 실시예에 따르면, 반도체장치(15)의 외부전극패드(13)를 원추 또는 각추 형태로 형성하는 것에 의해, 실장기판(8) 위에 반도체장치를 실장할 때에, 외부전극패드(13)와 접합매체(10)의 고착성이 향상된다. 이것에 의해, 반도체장치(15)의 외부전극(11)과 실장기판(8)의 기판외부전극(9)의 위치결정 정밀도가 향상되고, 더구나, 실장 후의 실장기판(8)과 반도체장치(15)와의 접합 신뢰성을 향상시킬 수 있는 효과를 나타낸다.
실시예2:
도 4는, 실시예2에 관한 랜드 그리드 어레이형 반도체장치의 단면도이다. 이때, 이 도면에 있어서, 실시예1에 관한 장치와 동일 부분에는, 동일한 참조번호를 붙여, 그것의 설명을 반복하지 않는다.
도 4를 참조하면, 외부전극패드(13)의 표면에, 요홈(16)이 형성되어 있다. 요홈(16)은, 원추 또는 각추의 형상을 갖고, 내부를 향해 연장되어 있다. 외부전극패드(13)의 표면에는, 녹방지매체(14)가 설치되어 있다. 이때, 요홈(16)의 위치, 수량은 특히 한정되지 않는다.
다음에, 동작에 대해 설명한다.
도 5는, 실시예2에 관한 랜드 그리드 어레이형 반도체장치를 실장기판에 실장한 상태를 나타낸 단면도이다. 이때, 본 실시예1에 관한 장치와 동일 부분에는, 동일한 참조번호를 붙여, 그것의 설명을 반복하지 않는다.
반도체장치(17)를 실장기판(8)에 실장함에 있어서, 미리 접합매체(10)를 실장기판(8)의 기판외부전극(9) 위에 인쇄, 도포해 놓는다. 그 상태에서, 반도체장치(17)를 실장기판(8) 위에 탑재한다. 이때, 녹방지매체(14)에 덮이고, 표면에 요홈(16)이 형성된 외부전극패드(13)를 기판외부전극(9) 위의 접합매체(10)에 눌러넣어, 이들을 고착시킨다. 더구나, 반도체장치(17)가 탑재된 상태의 실장기판(8)을 접합매체(10)의 융점 이상의 온도에서 리플로우한다. 이것에 의해, 접합매체(10)가 용융하여, 반도체장치(17)와 실장기판(8)이 전기적, 물리적으로 접합된다.
본 발명의 실시예에 따르면, 외부전극패드(13)의 표면에, 원추 또는 각추 형태의 요홈(16)이 형성되어 있기 때문에, 실장기판(8) 위에 반도체장치(17)를 실장할 때에, 외부전극패드(13)와 접합매체(10)의 고착성이 향상된다. 이것에 의해, 반도체장치(17)의 외부전극(11)과 실장기판(8)의 기판외부전극(9)의 위치결정 정밀도가 향상된다. 더구나, 실장 후의 실장기판(8)의 반도체장치(17)의 접합 신뢰성을 향상된다.
실시예3:
도 6은, 실시예3에 관한 랜드 그리드 어레이형 반도체장치의 단면도이며, 도 7은 그것의 하측에서 본 저면도이다. 도면 중에서, 상기한 실시예에 관한 장치와 동일 부분에는 동일한 참조번호를 붙여, 그것의 설명을 반복하지 않는다.
이들 도면을 참조하면, 반도체장치(22)는 기판(2)을 구비한다. 더미전극(18)이 기판(2)의 봉지부(1)와 대향하는 측의 표면에 설치되어 있다. 더미전극(18)은, 외부전극(11)과는 다른 형상을 갖고, 외부전극(11)과는 전기적, 물리적으로 도통하고 있지 않다.
더미전극(18)은, 서로 중첩되도록 형성된 제1외부전극패드(19)와 제2외부전극패드(20)를 포함한다. 제1외부전극패드(19)는, 본 실시예에서는 원주의 형상을 갖지만, 각주의 형상이어도 된다. 제1외부전극패드(19)의 두께는, 12㎛∼32㎛의 범위 내에 있다. 제1외부전극패드(19)는, 동박 또는 동박에 구리 도금을 적층한 것으로 이루어진다. 제2외부전극패드(20)는, 제1외부전극패드(19)의 표면 전체면을 덮도록 형성되어 있다. 제2외부전극패드(20)는 본 실시예에서는, 원추이지만, 각추의 형태를 갖더라도 된다. 제2외부전극패드(20)의 정점까지의 높이는, 12㎛∼62㎛의 범위 내에 있다. 제2외부전극패드(20)는, 구리 도금을 적층한 것으로 구성된다. 녹방지매체(21)는, 외부전극패드(20)의 표면의 산화를 방지하고, 기판을 실장할 때의 접합매체와의 접합을 촉진하기 위해 설치되어 있다. 녹방지매체(21)는, 플럭스 또는 니켈 도금과 금 도금의 적층으로 이루어진다. 더미전극(18)은, 기판(2)의 봉지부(1)와 대향하는 측에 배치되지만, 배치방법과 그것의 개수에 대해서는 특별히 한정되지 않는다. 또한, 본 실시예에 있어서, 각주, 각추에 대해서는 그것의 면수를 특별히 한정하지 않는다.
다음에, 동작에 대해 설명한다.
도 8은, 실시예3에 관한 랜드 그리드 어레이형 반도체장치를 실장기판에 실장한 상태를 나타낸 단면도이다. 본 도면에 있어서, 상기한 실시예에 관한 장치와 동일 부분에는 동일한 참조번호를 붙여, 그것의 설명을 반복하지 않는다.
도 8을 참조하면, 반도체장치(22)를 실장기판(8)에 실장함에 있어서, 미리, 접합매체(10)를 실장기판(8)의 기판외부전극(9) 위에 인쇄, 도포하여 놓는다. 그 상태에서, 반도체장치(22)를 실장기판(8) 상에 탑재한다. 이때, 녹방지매체 14에 덮인 외부전극패드 13(외부전극(11)측)과 녹방지매체 21에 덮인 외부전극패드 20(더미전극(18)측)을 기판외부전극(9) 상의 접합매체(10)에 눌러넣어, 이들을 고착시킨다. 더구나, 반도체장치(22)가 탑재된 상태의 실장기판(8)을 접합매체(10)의 융점 이상의 온도에서 리플로우한다. 이것에 의해, 접합매체(10)가 용융하여, 반도체장치(22)와 실장기판(8)이 전기적, 물리적으로 접합된다.
본 실시예에 따르면, 외부전극(11)측의 외부전극패드 13에 덧붙여, 더미전극(18)측에 외부전극패드(20)를 형성하는 것에 의해, 실장기판(8)에 반도체장치(22)를 실장할 때에, 더미전극(18)측의 외부전극패드(20)가 외부전극(11)과 접합매체(10)와의 고착성을 조장시킨다. 그 결과, 외부전극(11)과 접합매체(10)의 고착성이 향상되고, 이것에 의해, 반도체장치(22)의 외부전극(11)과 실장기판(8)의 기판외부전극(9)의 위치결정 정밀도가 향상된다. 더구나, 실장후의 실장기판(8)과 반도체장치(22)와의 접합 신뢰성이 향상된다.
이때, 외부전극(11)측의 외부전극패드(13) 또는 더미전극(18)측의 외부전극패드(20)에 어느 한 개의 표면, 또는 그것의 양쪽의 표면에, 전술한 요홈(16)을 형성하여도, 더욱 양호한 효과가 얻어진다.
이번에 개시된 실시예는 모든 점에서 예시를 들기 위한 것으로 제한적인 것은 아니라고 생각해야 할 것이다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 의해 표시되며, 특허청구범위와 균등의 의미 및 범위 내에서 모든 변형을 포함하는 것이 의도된다.
이상 설명한 것과 같이, 본 발명의 제1국면에 따른 랜드 그리드 어레이형 반도체장치에 따르면, 반도체장치의 외부전극과 실장기판의 기판외부전극과의 위치결정 정밀도가 향상된다. 더구나, 실장 후의 실장기판과 반도체장치의 접합 신뢰성이 향상된다.
또한, 본 발명의 제2국면에 따른 랜드 그리드 어레이형 반도체장치의 실장방법에 따르면, 반도체장치의 외부전극과 실장기판의 기판외부전극의 위치결정 정밀도가 향상된다. 더구나, 실장 후의 실장기판과 반도체장치의 접합 신뢰성이 향상된다.

Claims (3)

  1. 기판(2)과,
    상기 기판(2)의 한쪽 면에, 에리어 어레이 형태로 배치된 외부전극(11)을 구비하고,
    상기 외부전극(11)은, 외부전극패드(11a)와, 상기 기판(2)의 내부로부터 스루홀(5)을 거쳐 외부로 인출된 외부전극배선(6)을 포함하며,
    상기 외부전극패드(11a)는, 원주 형태 또는 각주 형태로 형성된 제1패드층(12)과, 이 제1패드층(12)의 표면을 덮도록 설치되고, 원추 형태 또는 각추 형태로 형성된 제2패드층(13)과, 상기 제2패드층(13)의 산화를 방지하기 위하여 적어도 상기 제2패드층(13)을 덮는 녹방지매체(14)를 포함하는 랜드 그리드 어레이형 반도체장치.
  2. 기판(2)과,
    상기 기판(2)의 한쪽 면에, 에리어 어레이 형태로 배치된 외부전극(11)을 구비하고,
    상기 외부전극(11)은, 외부전극패드(11a)와, 상기 기판(2)의 내부로부터 스루홀(5)을 거쳐 외부로 인출된 외부전극배선(6)을 포함하며,
    상기 외부전극패드(11a)는, 원주 형태 또는 각주 형태로 형성된 제1패드층(12)과, 이 제1패드층(12)의 표면을 덮도록 설치되고, 원추 형태 또는 각추 형태로 형성된 제2패드층(13)을 포함하고,
    상기 제2패드층(13)의 표면에는, 요홈(16)이 형성되어 있는 랜드 그리드 어레이형 반도체장치.
  3. 기판(2)과, 상기 기판(2)의 한쪽 면에, 에리어 어레이 형태로 배치된 외부전극(11)을 구비하고, 상기 외부전극(11)은, 외부전극패드(11a)와, 상기 기판(2)의 내부로부터 스루홀(5)을 거쳐 외부로 인출된 외부전극배선(6)을 포함하며, 상기 외부전극패드(11a)는, 원주 형태 또는 각주 형태로 형성된 제1패드층(12)과, 이 제1패드층(12)의 표면을 덮도록 설치되고, 원추 형태 또는 각추 형태로 형성된 제2패드층(13)을 포함하는 랜드 그리드 어레이형 반도체장치를 준비하는 공정과,
    기판외부전극(9)과, 이 기판외부전극(9)의 표면을 덮도록 설치된 접합매체(10)를 갖는 실장기판(8)을 준비하는 공정과,
    상기 랜드 그리드 어레이형 반도체장치의 상기 제2패드층(13)을 상기 실장기판(8)의 상기 접합매체(10)에 눌러넣어, 상기 실장기판(8)에 상기 랜드 그리드 어레이형 반도체장치를 고착시키는 공정과,
    상기 랜드 그리드 어레이형 반도체장치가 탑재된 상기 실장기판(8)을 상기 접합매체(10)의 융점 이상의 온도로 어닐링하는 공정을 구비한 것을 특징으로 하는 랜드 그리드 어레이형 반도체장치의 실장방법.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10221857A1 (de) * 2002-05-16 2003-11-27 Osram Opto Semiconductors Gmbh Verfahren zum Befestigen eines Halbleiterchips in einem Kunststoffgehäusekörper, optoelektronisches Halbleiterbauelement und Verfahren zu dessen Herstellung
JP4104490B2 (ja) * 2003-05-21 2008-06-18 オリンパス株式会社 半導体装置の製造方法
FR2876193B1 (fr) * 2004-10-04 2007-01-26 Commissariat Energie Atomique Dispositif nanoimprime comportant des motifs metalliques et procede de nanoimpression de motifs metalliques
FR2876244B1 (fr) * 2004-10-04 2007-01-26 Commissariat Energie Atomique Composant muni d'un ensemble de micropointes conductrices dures et procede de connexion electrique entre ce composant et un composant muni de protuberances conductrices ductiles
FR2876243B1 (fr) * 2004-10-04 2007-01-26 Commissariat Energie Atomique Composant a protuberances conductrices ductiles enterrees et procede de connexion electrique entre ce composant et un composant muni de pointes conductrices dures
JP2007123478A (ja) * 2005-10-27 2007-05-17 Shindengen Electric Mfg Co Ltd チップキャリア型パッケージ
JP2008130812A (ja) * 2006-11-21 2008-06-05 Mitsubishi Electric Corp 表面実装型電子部品及びその実装構造
CN102169845B (zh) * 2011-02-22 2013-08-14 中国科学院微电子研究所 一种用于三维封装的多层混合同步键合结构及方法
CN102610537B (zh) * 2012-03-28 2015-03-11 上海交通大学 一种半导体器件低温固态键合的方法
FR2996053A1 (fr) * 2012-09-27 2014-03-28 Commissariat Energie Atomique Procede d'assemblage de deux composants electroniques, de type flip-chip, assemblage obtenu selon le procede.
US10989735B2 (en) 2019-08-21 2021-04-27 Facebook Technologies, Llc Atomic force microscopy tips for interconnection

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05206221A (ja) * 1992-01-28 1993-08-13 Casio Comput Co Ltd Ｉｃチップの接続構造およびその方法
KR19990045107A (ko) * 1997-11-07 1999-06-25 가네꼬 히사시 범프구조체, 이방성도전막 및 범프구조체제조방법
JPH11312711A (ja) * 1998-04-30 1999-11-09 Murata Mfg Co Ltd 電子部品の接続方法
KR20000006039A (ko) * 1998-06-09 2000-01-25 오우라 히로시 범프형성방법및범프

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3349058B2 (ja) * 1997-03-21 2002-11-20 ローム株式会社 複数のｉｃチップを備えた半導体装置の構造
JP3451987B2 (ja) * 1998-07-01 2003-09-29 日本電気株式会社 機能素子及び機能素子搭載用基板並びにそれらの接続方法
JP3502776B2 (ja) * 1998-11-26 2004-03-02 新光電気工業株式会社 バンプ付き金属箔及び回路基板及びこれを用いた半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05206221A (ja) * 1992-01-28 1993-08-13 Casio Comput Co Ltd Ｉｃチップの接続構造およびその方法
KR19990045107A (ko) * 1997-11-07 1999-06-25 가네꼬 히사시 범프구조체, 이방성도전막 및 범프구조체제조방법
JPH11312711A (ja) * 1998-04-30 1999-11-09 Murata Mfg Co Ltd 電子部品の接続方法
KR20000006039A (ko) * 1998-06-09 2000-01-25 오우라 히로시 범프형성방법및범프

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