KR100456704B1 - 반도체 기판의 제조 방법 및 반도체 웨이퍼 - Google Patents

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Abstract

본 발명은 단순화된 고 양호도 인덕터 기판의 제조 방법, 및 상기 기판을 갖는 반도체 장치에 관한 것이다. 단순환된 고 양호도 인덕터 기판의 제조 방법은 바람직하게, 반도체 웨이퍼 위에 베이스 기판 - 상기 베이스 기판은 소정의 도펀트 농도를 가짐 -을 형성하고, 다음에 상기 베이스 기판 위에 에피텍셜(EPI) 층을 형성하는 것을 포함한다. EPI 층은 상기 베이스 기판 위에 EPI 층의 제1 도핑 영역을 에피텍셜하게 형성한 다음, 상기 제1 도핑 영역 위에 EPI 층의 제2 도핑 영역을 형성하는 것을 포함한다. 제1 도핑 영역은 베이스 기판의 소정의 도펀트 농도보다 큰 도펀트 농도를 가지며, 제2 도핑 영역은 제1 도핑 영역 미만의 도펀트 농도를 갖는다.

Description

반도체 기판의 제조 방법 및 반도체 웨이퍼{SIMPLIFIED HIGH Q INDUCTOR SUBSTRATE}
본 발명은 일반적으로 반도체 장치에 관한 것으로, 보다 상세하게는, 단순화된 고(high) 양호도 인덕터 기판을 가진 반도체 장치, 및 상기 기판의 제조 방법에 관한 것이다.
집적 회로는 많은 기술 분야, 특히 원거리 통신 산업의 지속적인 성장에 중요하다. 집적 회로 형태의 반도체 장치는, 높은 주파수 능력을 필요로 하는 서로 다른 회로의 넓은 스펙트럼을 포함하는 많은 원거리 통신 시스템의 기초가 된다. 고 주파수 원거리 통신 회로에서는, 전형적으로 회로를 특정한 소정 주파수에 동조시키거나 또는 임계 전류 흐름을 유지하는 것과 같은 임계 회로 기능을 수행하거나 또는 소정의 신호로부터 바람직하지 않은 전기적 노이즈를 제거하거나 필터링하는데 인덕터를 사용한다.
만일 특정 집적 회로를 오류없이 작동시키는데 인덕터 그룹이 필요할 경우, 집적 회로 장치와 이격된 개별적인 인덕터들의 사용은 많은 상호접속에 대한 필요성으로 인해 구현 문제를 초래할 수 있다. 이와 같은 상황으로, 업계는 가능한 많은 수의 이와 같은 인덕터들을 반도체 장치 자체내로 집적화시키는 방향으로 진행하고 있다. 그러나, 인덕터를 반도체 장치내로 집적화시키면, 인덕터의 자성 성질로 인해 다른 문제를 초래한다. 인덕터를 형성하는 도전 코일에 연관된 자계는, 흔히 타원형 단면을 갖는 공지된 도우넛 또는 꽃턱(torus) 형상의 구조이다. 이와 같은 자계는 인덕터에 인가된 주파수에 따라 교번하며, 반도체 장치 자체 내에 간섭 효과를 유발할 수 있다. 이와 같은 자계로 인한 의사 전류(spurious current)의 발생은 몇가지 바람직하지 않은 효과를 발생할 수 있다. 바람직하지 않은 효과중의 하나는 에너지 손실로 인해 인덕터로서 동작하는 도전 코일 능력의 유효성을 감소시킨다는 것이다.
인덕티브 회로의 양호도라는 것은, 낭비되거나 손실된 에너지와 저장된 에너지를 연관시키는 양호도(figure of merit)임이 공지되어 있다. 고 양호도 인덕터 회로(10 이상의 양호도)는 적당한 인덕티브 응답(inductive response)이 가능하도록 충분한 에너지를 보존한다. 선택적으로, 저 양호도 인덕터 회로(3 이하의 양호도)는, 반도체 장치 내의 에디 전류(eddy current)의 발생을 통해 인가된 에너지의 상당 부분을 손실시켜, 성능이 나쁜 인덕티브 소자로서 동작하게 한다. 낮은 도펀트 농도에 대응하는 반도체 층에서 에디 전류가 최소화되고, 그에 의해 비교적 높은 비저항(resistivity)을 갖는 층을 제공하게 된다.
고 양호도 인덕터를 지원하는 집적 회로의 예로서, 고 도전성 기판, 및 그 기판 상에 성장된 고 저항성 에피텍셜(EPI) 층을 갖는 것이 있다. 이 집적 회로는 많은 현재의 통신 마이크로칩에 사용되는 기본적인 빌딩 블럭(building block)의 전형이다. 이 기판은, 전형적으로 기판을 전기적으로 극히 도전적이게 하는 1018㎝-3이상의 P+ 도펀트 농도를 가진 붕소와 같은 양(positive)의 도펀트를 가질 수 있다. 또한, EPI 층은, EPI 층이 고 저항성이 되게 하는, 감소된 또는 약 1015㎝-3의 P-도펀트 농도를 가진 양의 도펀트를 가질 수 있다.
래치-업(latch-up)이라고 하는 기능 파괴 현상을 방지하기 위해 고 도전성 기판이 사용된다. 래치-업은, 정상적인 동작 극성에 반대인 방향으로 반도체 장치에 전압이 인가될 때 발생한다. 고 도펀트 농도에 대응하는 반도체 층에서 래치-업이 감소되고, 그로 인해 상대적으로 높은 도전성(보다 낮은 저항)을 가진 층을 제공하게 된다. 그러나, 고 저항성 기판은 래치-업 현상을 악화시킬 것이다.
고 주파수 통신 마이크로칩은, 상술한 바와 같이, 필요한 회로 성능 및 크기를 달성하기 위해 인덕터가 마이크로칩에 집적화될 것을 필요로 하고 있다. 만일 집적화된 인덕터가 논의중인 EPI 층 위에 형성되면, 인덕터는 고 도전성 기판 내에 에디 전류를 유입시켜, 큰 에너지 손실을 초래하게 된다. 에너지가 보다 효율적이고, 그에 따라 에너지 손실이 낮아지도록 하기 위해서는, 집적화된 인덕터가 고 저항성 기판 위에 형성되어야 한다.
따라서, 반도체 장치는 의사 전류의 발생을 제거하고 집적된 인덕터를 성공적으로 수용하기 위해 그의 설계 내에 트레이드 오프(trade off)를 채택해야 한다. 그러나, 필요한 트레이드 오프의 달성은 현재 반도체 장치의 구성에 있어서 많은 부수적인 공정 단계를 필요로 하고 있어, 실질적으로 제조 시간을 증가시키고, 따라서 반도체 웨이퍼를 비싸게 한다.
따라서, 기술분야에서는 반도체 웨이퍼에 집적화된 인덕터를 수용하는 단순화되고 원가면에서 보다 효율적인 방법을 필요로 한다.
종래 기술의 상기 설명한 단점을 시정하기 위해, 본 발명은 단순화된 고 양호도 인덕터 기판의 제조 방법, 및 상기 기판을 갖는 반도체 장치를 제공한다. 일 실시예에서, 단순환된 고 양호도 인덕터 기판의 제조 방법은 반도체 웨이퍼 위에 베이스 기판 - 상기 베이스 기판은 소정의 도펀트 농도를 가짐 -을 형성하고, 다음에 상기 베이스 기판 위에 독특하게 상이하게 도핑된 영역을 갖는 에피텍셜(EPI) 층을 형성하는 것을 포함한다. EPI 층은 상기 베이스 기판 위에 EPI 층의 제1 도핑 영역을 에피텍셜하게 형성한 다음, 상기 제1 도핑 영역 위에 EPI 층의 제2 도핑 영역을 형성하는 것을 포함한다. 제1 도핑 영역은 베이스 기판의 소정의 도펀트 농도보다 큰 도펀트 농도를 가지며, 제2 도핑 영역은 제1 도핑 영역 미만의 도펀트 농도를 갖는다.
따라서, 본 발명은 적어도 두개의 도펀트 농도를 포함하는 EPI 층의 형성을 통해 단순화된 고 양호도 인덕터 기판을 제조하는 광범위한 개념을 도입하고 있다. 이들 상이하게 도핑된 영역들은 장치에 형성된 집적화된 인덕터에 대한 양호도를 극대화시키는 것과 장치에 대한 소정의 래치-업 저항을 유지하는 것 간에 반도체 장치의 균형을 제공한다.
본 발명의 일 실시예에서, 베이스 기판을 형성하는 것은 p형 도펀트로 베이스 기판을 도핑하되, 약 1014㎝-3내지 약 1016㎝-3범위의 도펀트 농도로 도핑하는 것을 포함하고, 1015㎝-3의 도펀트 농도가 바람직하다.
예시되고 설명될 실시예에서, EPI 층을 에피텍셜하게 성장시키는 것은, 3㎛ 내지 약 7㎛ 범위의 두께까지 제1 및 제2 도핑 영역을 갖는 EPI 층을 에피텍셜하게 성장시키는 것을 포함한다.
다른 실시예에서, EPI 층 내의 제1 도핑 영역을 에피텍셜하게 형성하는 것은, p형 도펀트로 제1 도핑 영역을 도핑하되, 약 1017㎝-3이상의 도펀트 농도로 도핑하는 것을 포함한다. 본 실시예의 다른 특징에서, 약 1018㎝-3의 도펀트 농도가 사용되고, 제1 도핑 영역은 0.5㎛ 내지 약 2㎛ 범위의 두께를 갖는다.
본 발명의 또 다른 실시예에서, 제1 도핑 영역 위에 제2 도핑 영역을 에피텍셜하게 형성하는 것은, p형 도펀트로 제2 도핑 영역을 도핑하되, 약 1014㎝-3내지 약 1016㎝-3범위의 도펀트 농도로 도핑하는 것을 포함하며, 약 1015㎝-3의 도펀트 농도가 전형적이다. 제2 도핑 영역은 3㎛ 내지 약 5㎛ 범위의 두께를 갖는다.
다른 특징에서, 본 발명은 반도체 웨이퍼 위에 형성되며, 소정의 도펀트 농도를 갖는 베이스 기판을 구비한 반도체 웨이퍼를 제공한다. 적어도 제1 및 제2 도핑 영역을 포함하는 에피텍셜(EPI) 층이 베이스 기판위에 형성된다. 제1 도핑 영역은 베이스 기판 위에 위치하고, 베이스 기판의 소정의 도펀트 농도를 초과하는 도펀트 농도를 갖는다. 제2 도핑 영역은 제1 도핑 영역 위에 위치하고, 제1 도핑 영역보다 낮은 도펀트 농도를 갖는다. 비록 두개의 도핑 영역이 특정하게 설명되었지만, 본 기술 분야의 당업자라면 본 발명의 다른 실시예가 EPI 층 내에 두개 이상의 서로 달리 도핑된 영역을 제공할 수 있다는 것을 알 것이다.
상기 설명은 본 발명의 바람직한 특징 및 다른 특징을 설명한 것으로, 당업자라면 본 발명의 상세한 설명을 보다 잘 이해할 것이다. 본 발명의 특허청구범위의 요지를 형성하는 본 발명의 부수적인 특징을 이하에 설명할 것이다. 당업자라면 개시된 개념 및 특정 실시예를 본 발명의 동일한 목적을 수행하기 위한 다른 구조를 설계하거나 수정하기 위한 기초로서 사용할 수 있다는 것을 알 것이다. 당업자라면 또한 이와 같은 등가 구성은 본 발명의 사상과 범위로부터 벗어나지 않는다는 것을 알 것이다.
도 1은 고 양호도 인덕터를 지원하는 종래 기술의 집적 회로의 구성을 도시하는 도면,
도 2는 본 발명의 원리에 따라 구성된 고 양호도 인덕터를 지원하는 집적 회로 웨이퍼의 실시예를 도시하는 도면,
도 3은 두꺼운 금속의 고 양호도 인덕터를 갖는 본 발명의 원리에 따라 구성된 집적 회로 웨이퍼의 실시예를 도시하는 도면,
도 4는 도 2의 집적 회로 웨이퍼를 구성하는데 사용될 수 있는 방법의 순서도.
도면의 주요 부분에 대한 부호의 설명
100,200,300 : 집적 회로 웨이퍼
105 : 기판
110 : 유도층
115,210,310 : EPI 층
205,305 : 베이스 기판
210A,210b,310A,310B : 도핑 영역
315 : 전계 효과 트랜지스터(FET)
330 : 금속 상호접속부
325 : 층간 유전체 영역
335 : 금속 인덕터
본 발명을 보다 완전하게 이해하기 위해, 이하에서는 첨부된 도면과 함께 본발명을 상세하게 설명한다.
우선 도 1을 참조하면, 고 양호도를 갖는 인덕터를 지원하는 종래 기술의 집적 회로 웨이퍼(100)의 구성이 도시된다. 집적 회로 웨이퍼(100)는 기판(105), 유도층(110) 및 EPI 층(115)을 구비한다. 기판(105)은 기판(105)이 전기적으로 높은 저항을 갖도록 하는 전형적으로, 약 1015㎝-3인 P- 도펀트 농도를 갖는 양의 도펀트를 가진다. 유도층(110)은 P+ 도펀트를 기판(105)에 확산 또는 주입함으로서 형성되는 고 도전성 층이다. 1018㎝-3의 P+ 도펀트 농도가 바람직하다. 다음에 EPI층(115)은 유도층(110) 위에 성장되며, 약 1015㎝-3인 P- 도펀트 농도를 갖는다.
유도층(110)을 형성하는데 사용될 수 있는 전형적인 확산 공정은, 다음 단계, 즉, 1) 브러시 스크럽(brush scrub) 클리닝, 2) 100:1 HF 클리닝, 3) 고체 확산 소스 증착, 4) 캡층 증착, 5) 도펀트를 드라이브(drive), 6) 고체 확산 소스 제거, 및 7) EPI 성장을 위한 웨이퍼 클리닝을 포함한다.
또한 유도층(110)을 형성하는데 사용될 수 있는 전형적인 주입 공정은, 다음 단계, 즉, 1) 브러시 스크럽 클리닝, 2) 100:1 HF 클리닝, 3) 도펀트 주입, 4) 도펀트를 드라이브, 및 5) EPI 성장을 위한 웨이퍼 클리닝을 포함한다.
집적 회로 웨이퍼(100)는 고 양호도 집적 인덕터를 지원하고 래치-업 상태를 방지하는 구조를 제공한다. 기판(105)은 고 저항성이며, 따라서 에너지 손실 및 저 양호도 인덕터 회로 상황을 초래할 에디 전류를 지원하지 않는다. 또한, 고 도전성의 유도층(110)은 래치-업이 발생하는 것을 방지한다. 유도층(110)이 얇기 때문에, 이는 또한 저 양호도 인덕터 전류 상황을 초래하는 충분한 에디 전류 활성화를 지원하지 않을 것이다. 그러나, 불행하게도, 유도층을 구성하는데 필요한 공정 단계는 많고, 따라서 시간 소비 및 비용 증가를 유발한다.
도 2를 참조하면, 본 발명의 원리에 따라 구성된 고 양호도 인덕터를 지원하는 집적 회로 웨이퍼(200)의 실시예를 나타내는 도면이 도시된다. 집적 회로 웨이퍼(200)는 베이스 기판(205), 및 바람직하게 에피텍셜 공정에 의해 형성되는 제1 및 제2 도핑 영역(210A, 210B)을 갖는 EPI 층(210)을 포함한다.
본 발명은, 반도체 웨이퍼(200) 위에 형성된 소정의 도펀트 농도를 갖는 베이스 기판(205)을 구비하는 반도체 웨이퍼(200)를 포함한다. EPI 층(210)은 바람직하게, 제1 및 제2 도핑 영역(210A,210B)를 포함하는 베이스 기판(205) 위에 에피텍셜하게 형성된다. 제1 도핑 영역(210A)은 베이스 기판(205) 위에 위치하고, 베이스 기판(205)의 소정의 도펀트 농도를 초과하는 도펀트 농도를 갖는다. 제2 도핑 영역(210B)은 제1 도핑 영역(210A) 위에 배치되고, 제1 도핑 영역(210A) 보다 낮은 도펀트 농도를 갖는다.
한 실시예에서, 제1 도핑 영역(210A)은 하나의 도펀트 제어기에 직접 공급된 다음, 트리클로르실란(TSC)과 혼합되어 약 5 liters/minute의 속도로 흐르는 120 ppm 붕소 소스를 사용하여 형성될 수 있다. EPI 층(210)은 약 1150℃의 온도에서 성장된다. 제 2 도핑 영역(210B)은 약 1150℃에서 5 liters/minute의 TCS 흐름을 유지하면서 120ppm 붕소 소스를 제거함에 의해 형성될 수 있다.
따라서, 본 발명은 적어도 두개의 도펀트 농도를 포함하는 EPI 층(210)의 형성을 통해 단순화된 고 양호도 인덕터 기판을 제조하는 광범위한 개념을 도입한다. 이들 서로 다르게 도핑된 영역(210A,210B)은 장치에 형성된 집적화된 인덕터에 대한 양호도를 극대화시키는 것과, 장치에 대해 요구된 래치-업 저항을 유지하는 것간의 반도체 장치에서의 균형을 제공한다. 비록 두개의 도핑 영역(210A,210B)이 본 실시예에서 특정하게 설명되었지만, 당업자라면, 본 발명의 다른 실시예가 EPI(210)에 두개 이상의 서로 달리 도핑된 영역을 제공할 수 있다는 것을 알 것이다.
본 발명의 실시예에서 베이스 기판(205)의 형성은, 베이스 기판(205)을 p형 도펀트로 형성하되, 약 1014㎝-3내지 약 1016㎝-3범위의 도펀트 농도로 도핑하는 것을 포함하며, 이때, 도펀트 농도는 1015㎝-3의 도펀트 농도가 바람직하다. 다음에, 약 3㎛ 내지 약 7㎛ 범위의 두께의 제1 및 제2 도핑 영역(210A,210B)을 갖는 EPI층(210)이 에피텍셜하게 성장된다. 제1 도핑 영역(210A)은 약 0.5㎛ 내지 약 2㎛ 범위의 두께를 가지며, 제2 도핑 영역(210B)은 약 3㎛ 내지 약 5㎛ 범위의 두께를 갖는다.
EPI 층의 제1 도핑 영역(210A)을 에피텍셜하게 형성하는 것은, 제1 도핑 영역(210A)을 p형 도펀트로 도핑하되, 약 1017㎝-3이상의 도펀트 농도로 도핑하는 것을 포함하며, 이때, 도펀트 농도는 약 1018㎝-3가 바람직하다. 다음에, 제1 도핑 영역(210A) 위에 제2 도핑 영역(210B)을 에피텍셜하게 형성하는 것은, 제2 도핑 영역(210B)을 p형 도펀트로 도핑하되, 약 1014㎝-3내지 약 1016㎝-3범위의 도펀트 농도로 도핑하는 것을 포함하며, 이때, 도펀트 농도는 약 1015㎝-3가 바람직하다.
따라서, 베이스 기판(205)은 전기적으로 고 저항성이며, EPI 층(210)의 제1 도핑 영역(210A)은 고 도전성이고, EPI 층(210)의 제2 도핑 영역(210B)은 고 저항성이다. 집적 회로 웨이퍼(200)는, 도 1의 종래 기술에서 알 수 있는 바와 같이, 고 양호도 집적 인덕터를 지원하고 래치-업 상태를 방지하는 구조를 제공한다. 그러나, 두개의 서로 다른 도핑 영역을 사용하여 EPI 층(210)을 에피텍셜하게 형성함으로서, 제2 도핑 영역(210B)을 형성하기 위해 단지 도펀트만을 감소시키는 기본적으로 하나의 부수적인 공정 단계만을 사용하여 구조를 형성한다. 도펀트 농도가 감소되는 시간과, 도펀트 농도 감소량은 제1 도핑 영역(210A)의 두께와 제2 도핑 영역(210B)의 저항을 각각 결정한다. 이 공정은 도 1의 실시예에 사용된 확산 또는 주입 공정보다 훨씬 신속하고, 용이하게 그리고 저렴하게 달성될 수 있다.
지금부터 도 3을 참조하면, 고 양호도의 두꺼운 금속 인덕터를 갖는 본 발명의 원리에 따라 구성된 집적 회로 웨이퍼(300)의 실시예가 도시된다. 집적 회로 웨이퍼(300)는 베이스 기판(305); 제1 및 제2 도핑 영역(310A,310B)을 갖는 EPI 층(310); 소스, 드레인 및 간삽된 게이트를 갖는 제1 및 제2 전계 효과 트랜지스터(FET)(315); 금속 상호접속부(330)를 갖는 층간 유전체 영역(325); 및 두꺼운 금속 인덕터(335)를 구비한다.
집적 회로 웨이퍼(300)는 고 도전성인 EPI층(310)의 제1 도핑 영역(310A), 및 고 저항 EPI 층(310)의 제2 도핑 영역(310B)를 이용하여, 도 2에서 알 수 있는 바와 같이 고 양호도 집적 인덕터를 지원하고 래치-업 상태를 방지하는 구조를 제공한다. 두꺼운 금속 인덕터(335)는 제1 및 제2 FET(315,320)로부터 충분히 "업-레벨(up-level)"하게 배치되고, 층간 유전체 영역(325) 내의 금속 상호접속부(330)를 통해 다른 적당한 회로 부품에 접속된다.
지금부터 도 4를 참조하면, 도 2의 집적 회로 웨이퍼(200)를 구성하는데 사용될 수 있는 방법(400)의 순서도가 도시된다. 단순화된 고 양호도 인덕터 기판을 제조하는 방법(400)은, 단계(405)에서 시작하여, 반도체 웨이퍼 위에 베이스 기판을 형성하는 단계(410)로 이어진다. 단계(410)에서 형성된 베이스 기판은, 약 1014㎝-3내지 약 1016㎝-3범위의 소정의 도펀트 농도를 가지며, 약 1015㎝-3의 도펀트 농도가 바람직하다. 다음에, EPI 층은 특징적으로 서로 다르게 도핑된, 단계(415A 및 415B)에서 약 3㎛ 내지 약 7㎛ 범위의 두께로 베이스 기판 위에 형성된다.
EPI 층은 단계(415A)에서 베이스 기판 위에 EPI 층의 제1 도핑 영역에 에피텍셜하게 형성하고, 다음에 단계(415B)에서 제1 도핑 영역 위에 EPI 층의 제2 도핑 영역에 에피텍셜하게 형성하는 것을 포함한다. 단계(415A)에서 형성된 제1 도핑 영역은 단계(410)에서 형성된 베이스 기판의 소정의 도펀트 농도 초과의 도펀트 농도를 갖는다. 제1 도핑 영역은 약 1017㎝-3이상의 도펀트 농도를 가지며, 약 1018㎝-3의 도펀트 농도가 바람직하다. 제1 도핑 영역은 약 0.5㎛ 내지 약 2㎛ 범위의 두께를 갖는다.
단계(415A)에서 형성된 EPI 층의 제2 도핑 영역은 제1 도핑 영역보다 낮은 도펀트 농도를 갖는다.
제2 도핑 영역은 약 1014㎝-3내지 약 1016㎝-3범위의 도펀트 농도를 가지며, 약 1015㎝-3의 도펀트 농도가 바람직하다. 제2 도핑 영역은 약 3㎛ 내지 약 5㎛ 범위의 두께를 갖는다.
단계(415A,415B)에서 형성된 EPI 층의 제1 도핑 영역의 두께는 제1 도펀트 농도가 제공되는 제1 시간 길이에 의해 결정된다. 그 다음, 도펀트 농도는 감소하고, 제2 도핑 영역의 두께를 결정하기 위해 제2 시간 길이 동안 EPI층의 성장이 계속된다. 이 방법(400)은 제2 시간 길이가 완료되는 단계(420)에서 종료된다. 두개의 개별적인 도핑 영역을 갖는 단일 EPI 층을 사용하는 방법(400)은, 종래의 확산 또는 주입 공정과 비교하여, 래치-업을 억제하면서 고 양호도 집적 인덕터를 지원하는 구조의 제조를 크게 단순하게 한다.
비록 본 발명이 상세히 설명되었지만, 기술분야의 숙련자는 본 발명의 사상과 범위를 벗어나지 않고 다양한 변경, 대체 및 변형이 있을 수 있다는 것을 알 것이다.
본 발명은, 종래의 확산 또는 주입 공정과 비교하여 래치-업을 억제하면서 고 양호도 집적 인덕터를 지원하는 구조의 제조를 크게 단순시키는 효과가 있다.

Claims (32)

  1. 반도체 기판의 제조 방법에 있어서,
    반도체 웨이퍼 위에 소정의 도펀트 농도를 갖는 베이스 기판을 형성하는 단계, 및
    상기 베이스 기판 위에 에피텍셜(EPI) 층을 형성하는 단계
    를 포함하되, 상기 에피텍셜 형성 단계가,
    상기 베이스 기판 위에 상기 EPI 층의 제1 도핑 영역을 에피텍셜하게 형성하는 단계 - 상기 제1 도핑 영역은 상기 베이스 기판의 상기 소정의 도펀트 농도보다 큰 도펀트 농도를 가짐-, 및
    상기 제1 도핑 영역 위에 상기 EPI 층의 제2 도핑 영역을 형성하는 단계 - 상기 제2 도핑 영역은 상기 제1 도핑 영역보다 낮은 도펀트 농도를 가지며, 상기 제1 도핑 영역은 약 1017㎝-3보다 큰 도핑 농도를 가짐-
    를 포함하는 방법.
  2. 제 1 항에 있어서,
    상기 반도체 기판의 형성 완료는 반도체 장치에 인덕터를 형성하는 단계를 포함하는 방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 베이스 기판을 형성하는 단계는 p형 도펀트로 약 1014㎝-3내지 약 1016㎝-3범위의 도펀트 농도로 상기 베이스 기판을 도핑하는 단계를 포함하는 방법.
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 EPI 층에 제1 도핑 영역을 에피텍셜하게 형성하는 단계는 p형 도펀트로 약 1018㎝-3의 도펀트 농도로 상기 제1 도핑 영역을 도핑하는 단계를 포함하는 방법.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제 1 항에 있어서,
    상기 제1 도핑 영역 위에 제2 도핑 영역을 에피텍셜하게 형성하는 단계는 p형 도펀트로 약 1014㎝-3내지 약 1016㎝-3범위의 도펀트 농도로 상기 제2 도핑 영역을 도핑하는 단계를 포함하는 방법.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 반도체 웨이퍼에 있어서,
    반도체 웨이퍼 위에 있으며, 소정의 도펀트 농도를 갖는 베이스 기판, 및
    상기 베이스 기판 위의 에피텍셜(EPI) 층
    을 구비하되, 상기 에피텍셜 층이,
    상기 베이스 기판 위에 위치하고, 상기 베이스 기판의 상기 소정의 도펀트 농도보다 큰 도펀트 농도를 갖는 에피텍셜하게 형성된 제1 도핑 영역, 및
    상기 제1 도핑 영역 위에 위치하고, 약 1017㎝-3보다 큰 도핑 농도를 갖는상기 제1 도핑 영역보다 낮은 도펀트 농도를 갖는 에피텍셜하게 형성된 제2 도핑 영역
    을 구비하는 반도체 웨이퍼.
  19. 제 18 항에 있어서,
    인덕터가 내부에 일체화된 집적 회로를 더 구비하는 반도체 웨이퍼.
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 제 18 항에 있어서,
    상기 에피텍셜하게 형성된 제1 도핑 영역은 p형 도펀트로 약 1018㎝-3의 농도로 도핑되는 반도체 웨이퍼.
  25. 삭제
  26. 삭제
  27. 제 18 항에 있어서,
    상기 에피텍셜하게 형성된 제2 도핑 영역은 p형 도펀트로 약 1014㎝-3내지 약 1016㎝-3범위의 농도로 도핑되는 반도체 웨이퍼.
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 제 18 항에 있어서,
    상기 에피텍셜하게 형성된 제1 도핑 영역은 약 10 이상의 양호도(quality factor)를 제공하는 반도체 웨이퍼.
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