KR100441834B1

KR100441834B1 - 인-플레인 전환모드 액정표시장치의 전극배열체

Info

Publication number: KR100441834B1
Application number: KR10-2001-0072448A
Authority: KR
Inventors: 양키에슁; 린셍쉬엔
Original assignee: 한스타 디스플레이 코퍼레이션
Priority date: 2001-11-20
Filing date: 2001-11-20
Publication date: 2004-07-27
Also published as: KR20030041606A

Abstract

본 발명은 인플레인스위칭모드 액정표시장치(IPS-LCD)의 전극배열체를 개시한다. IPS-LCD의 전극배열체는 저부금속층을 패턴함으로써 만들어진 빗형상 공통전극, 중간금속층을 패턴함으로써 만들어진 빗형상 화소전극 및 상부금속층을 패턴함으로써 만들어진 연결층을 갖는다. 빗형상 공통전극은 바(bar) 및 제1 Y-방향으로 연장되는 다수의 빗살을 갖는다. 빗형상 화소전극은 바아 및 제2 Y-방향으로 연장되는 다수의 빗살을 갖고, 공통전극의 빗살과 깍지끼워진다. 연결층은 화소전극의 빗살의 일단에 전기적으로 연결되고 공통전극의 바의 일부를 커버한다. 추가로, 상부금속층을 패턴함으로써 만들어진 2개의 스트립형상 금속차폐층은 누화를 제거시키기 위해 공통전극의 빗살 위에 배치되어진다.

Description

인-플레인 전환모드 액정표시장치의 전극배열체 {ELECTRODE ARRAY OF IN-PLANE SWITCHING MODE LIQUID CRYSTAL DISPLAY}

본 발명은 인플레인스위칭모드 액정표시장치(IPS-LCD)에 관한 것이고, 특히,IPS-LCD의 전극배열체 및 그 제조방법(methods of fabrication)에 관한 것이다.

액정표시장치(LCDs)는 이격된 기판 사이의 액정모듈(liquid crystal modules)의 배향(orientation)에 의해 분류될 수 있다. 종래의 꼬인 네마틱(twisted nematic)-액정표시장치(이하 TN-LCD라 칭함)에 있어서, 액정모듈은 2개의 기판 사이에 꼬여져 있다. 이와 대조적으로, IPS-LCD에 있어서, 공통전극(common electrodes)과 화소전극(pixel electrodes)은 하부유리기판(이하 TFT 기판이라 칭함)에 형성되고, 그 사이(therebetween)의 인플레인 전극계(in-plane electrode field)가 발생되어 그 전극계를 따라 액정 분자들을 재배열(rearrange)한다. 따라서 IPS-LCD는 매우 좁은 시야각(narrow viewing angle)과 낮은 콘트라스트비 등과 같은 종래의 TN-LCD의 결함을 개선하기 위해 사용되거나 제안되어져 왔다.

인플레인 전극계의 보다 나은 결과를 얻기 위해, 불충분한 개구비(aperture ratio), 데이터라인(data line)과 공통전극 간에 생성된 누화(crosstalk), 및 패터닝에 사용되는 마스크의 증가 등과 같은 문제점을 풀기 위해, IPS-LCD의 전극배열에 관한 다양한 설계방식이 작성된다. 특히, 일본특허 56-91277은 빗형상(comb-shaped) 전극배열체에 대하여 개시한다. 종래 IPS-LCD의 회로구조를 도시하는 도 1a를 참조하기 바란다. 종래의 IPS-LCD는 게이트라인(1), 게이트라인(1)을 교차하는(crossing over) 데이터라인(5), 게이트라인(1)과 데이터라인(5)의 교차지점(intersection)에 형성된 박막트랜지스터(thin film transistor)(TFT)(2), 빗형상 화소전극(4), 및 빗형상 공통전극(3)을 갖는다. TFT(2)에서,소스전극(source electrode)은 데이터라인(5)에 전기적으로 연결되고, 드레인전극(drain electrode)은 빗형상 화소전극(4)의 일단에 전기적으로 연결된다. 공통전극(3)은 게이트라인(1)에 평행한 바(bar) 및 그 바로부터 연장되고 제1방향을 향해 데이터라인(5)에 평행한 다수의 빗살(comb-teeth)을 갖는다. 화소전극(4)은 게이트라인(1)에 평행한 바 및 그 바로부터 연장되고 제2방향을 향해 데이터라인(5)에 평행한 다수의 빗살을 갖는다. 공통전극(3)의 빗살은 화소전극(4)의 빗살로부터 소정의 간격을 두고 떨어져있다. 공통전극(3)과 화소전극(4)이 각각 접지(ground)될 때, 인플레인 전극계가 그 사이에서 발생된다.

빗형상 전극배열체에 있어, 신호저장(storage of signals)을 증가시키기 위해서, 저장커패시터(storage capacitor)가 공통전극(3)의 바 위에 만들어질 수 있다. 그러나 저장커패시터를 덮고 화소전극을 연결하는 도체를 채용하는 기술에 관해 개시하는 참조문헌(reference)은 없다. 또한, 도 1b에 도시된 바와 같은 단면도를 참조로 하여 보면, 누화는 공통전극(3)의 빗살과 데이터라인(5) 사이에서 쉽게 발생한다는 것을 알 수 있다.

본 발명의 목적은 신호저장을 증가시키기 위하여 IPS-LCD의 빗형상 전극배열체를 제공하는 것이다.

본 발명의 다른 목적은 공통전극과 데이터라인 사이에 생성된 누화를 제거하기 위하여 IPS-LCD의 빗형상 전극배열체를 제공하는 것이다.

본 발명의 실시예에 관한 상세한 설명은 첨부하는 도면을 참조하여 이루어질 것이며, 도면에서 대응되는 부분을 지정하는 번호는 같다.

도 1a는 종래 인플레인스위칭모드 액정표시장치(in-plane switching mode liquid crystal display, 이하 IPS-LCD라 칭함)의 회로구조(circuit structure)를 도시하고, 도 1b는 종래 IPS-LCD에 따른 단면도(cross-sectional diagram)를 도시한다.

도 1c는 본 발명의 IPS-LCD에 따른 단면도를 도시한다.

도 2는 본 발명의 제 1실시예에 따른 IPS-LCD의 전극배열체의 평면도(top view)를 도시한다.

도 3a 내지 3e는 ES 타입(ES type)을 사용하여 전극배열체를 형성하는 방법을 도시하기 위해서, 도 2에 도시된 I-I′, II-II′, III-III′선을 따라 절단된 단면(cross-sections)이다.

도 4a 내지 4e는 BC 타입(BC type)을 사용하여 전극배열체를 형성하는 방법을 도시하기 위해서, 도 2에 도시된 I-I′, II-II′, III-III′선을 따라 절단된 단면이다.

도 5는 본 발명의 제 1실시예에 따른 다른 IPS-LCD의 전극배열체의 평면도를 도시한다.

도 6a 및 6b는 본 발명의 제 2실시예에 따른 IPS-LCD의 전극배열체의 평면도를 도시한다.

도 7은 도 6의 I-I′, II-II′, III-III′선을 따라 절단된 단면도를 도시한다.

도 8은 도 6의 8-8′선을 따라 절단된 단면도를 도시한다.

도 9a 및 9b는 본 발명의 제 2실시예에 다른 IPS-LCD의 전극배열체의 평면도를 도시한다.

** 도면의 주요부분에 대한 부호의 설명 **

3: 공통전극(common electrode) 5: 데이터라인(data line)

6: 금속차폐층(metal-shielding layer)

10: 유리기판(glass substrate)

11: 게이트패드(gate pad) 12: 게이트라인(gate lines) 14: 빗형상 공통전극(comb-shaped common electrode)

14a, 14b, 14c: 빗살(comb-teeth)

16: 절연층(insulating layer)

18: 제1 반도체층(first semiconductor layer)

19: 에칭스토퍼(etching stopper)

20: 제2 반도체층(second semiconductor layer)

22: 제2 금속층(second metal layer)

24: 데이터라인(data lines) 25: 소스전극(source electrode)

26: 빗형상 화소전극(comb-shaped pixel electrode)

26a, 26b: 빗살(comb-teeth)

27: 드레인전극(drain electrode)

28: 개구(opening)

30: TFT

32: 보호층(protective layer) 34: 제1비아(first via)

36: 제2비아(second via) 38: 연결층(connecting layer)

42: 제3비아(third via) 44: 제4비아(fourth via)

161: 실리콘산화물층(silicon oxide layer)

162: 실리콘질화물층(silicon nitride layer)

201: 드레인지역(drain region) 202: 소스지역(source region)

401: 제1스트립형상 금속차폐층

402:제2스트립형상 금속차폐층

403: 제3스트립형상 금속차폐층

상기 목적을 달성하기 위하여, 저부금속층(bottom-metal layer)을 패턴함으로써 만들어지고, X-방향으로 배치된 다수의 게이트라인;

중간금속층(inter-metal layer)을 패턴함으로써 만들어지고, Y-방향으로 배치된 다수의 데이터라인으로서, 2개의 인접데이터라인과 2개의 인접게이트라인이 하나의 화소영역을 구성하는 데이터라인;

저부금속층을 패턴함으로써 만들어지고, 각 화소영역에 각각 배치된 다수의 빗형상 공통전극으로서, 각각은 상기 게이트라인에 평행인 바 및 제1Y-방향으로 연장되는 다수의 빗살을 구비하는 빗형상 공통전극;

상기 중간금속층을 패턴함으로써 만들어지고, 각 화소영역에 각각 배치된 다수의 빗형상 화소전극으로서, 각각은 상기 게이트라인에 평행하는 바 및 제2Y-방향으로 연장되고 상기 공통전극의 빗살과 깍지 끼워지는 다수의 빗살을 구비하는 빗형상 화소전극;

상기 화소전극의 빗살의 단부와 전기적으로 연결하고 상기 공통전극의 바의 일부를 커버하기 위해 상부금속층(top-metal layer)을 패턴함으로써 만들어지는 연결층;

상기 상부금속층을 패턴함으로써 만들어지고, 상기 공통전극의 최우측 빗살 위에 배치되며, 상기 공통전극의 바와 전기적으로 연결하기 위해 연장되는 제1스트립형상 금속차폐층; 및

상기 상부금속층을 패턴함으로써 만들어지고, 상기 공통전극의 최좌측 빗살 위에 배치되며, 상기 공통전극의 바와 전기적으로 연결되는 제2 스트립형상 금속차폐층을 구비하는 것을 특징으로 하는 플레인스위칭모드 액정표시장치(IPS-LCD)의 전극배열체가 제공된다.

본 발명의 상기 목적 및 다른 특징과 잇점은 아래의 상세한 설명과 본 발명의 다양한 실시예의 특징을 예시하는 첨부도면을 참조하면 보다 명확해질 것이다.

본 발명은, 저장커패시터를 커버하기 위해 도체를 사용하고, 신호저장력을 증가시키기 위해 화소전극의 빗살의 일단에 연결되는, IPS-LCD의 빗형상 전극배열체를 제공한다. 공통전극과 데이터라인 간에 생성되는 누화를 제거하기 위해 금속차폐층(metal-shielding layer)이 또한 제공된다. 도 1b에 도시된 바와 같은 종래기술과 비교하면, 도 1c에 도시된 본 발명에 있어서, 금속차폐층(6)은 공통전극(3)의 빗살과 데이터라인(5) 사이에 차폐효과(shielding effect)를 제공하기 위해서 공통전극(3)의 위쪽에 형성된다. 3차원적 배열체를 구성하는 금속차폐층(6), 데이터라인(5) 및 공통전극(3)은 누화를 제거할 수 있고, 이에 의해 IPS-LCD의 이미지 품질을 증진시킬 수 있다.

[제1실시예]

본 발명의 제1 실시예에 따른 IPS-LCD의 전극배열체의 평면도를 도시하는 도 2를 참조한다. IPS-LCD에 있어서, 각 화소영역은 X-방향으로 배치된 2개의 게이트라인(12) 및 Y-방향으로 배치된 2개의 데이터라인(24)에 의해 정의되고, 거기에(wherein) 빗형상 공통전극(14) 및 빗형상 화소전극(26)이 배치된다. 바람직하게는, 빗형상 공통전극(14)은 X-방향으로 바를 갖고, 바로부터 연장되어 Y-방향을 따라 형성된 3개의 빗살(14a, 14b, 14c)을 갖는다. 빗형상 화소전극(26)은X-방향으로 바를 갖고, 바로부터 연장되어 Y-방향으로 나란히 형성된 2개의 빗살(26a, 26b)을 갖는데, 그 2개의 빗살(26a, 26b)은 3개의 빗살(14a, 14b, 14c)과 깍지끼워져 있다(inter-digitated). 그러므로, 각 화소영역은 4개의 하위화소영역(sub-pixel area)으로 구분된다. 또한, TFT(30)는 게이트라인(12)의 소정 영역에 형성된 게이트 전극, 화소전극(26)의 바에 전기적으로 연결된 드레인전극(27), 및 데이터라인(24)에 전기적으로 연결된 소스전극(25)을 가지며, 드레인전극(27)과 소스전극(25) 사이에는 채널이 형성된다. 더욱이, IPS-LCD는 게이트패드(11)를 노출시키기 위한 제1비아(first via)(34), 화소전극(26)의 빗살(26a)의 선단(end)을 노출시키기 위한 제2비아(second via)(36), 및 제1비아(34), 제2비아(36)와 공통전극(14)의 바의 일부를 충전(filling)하기 위한 연결층(38)을 구비한다. 그 결과, 연결층(38)은 제2비아(36)를 통해 빗살(26a)에 전기적으로 연결될 수 있고, 연결층(38) 에 의해 덮이는 공통전극(14)의 바의 커버리지(coverage)는 저장커패시터 역할을 할 수 있다.

이하, 제1실시예의 전극배열체를 형성하는 방법을 설명하기 위해서 에칭스토퍼(etching stopper)(ES)타입과 후방채널(back channel)(BC)타입과 같은 TFT(30)를 제조하는 2가지 방법이 제공된다.

ES타입을 사용하는 전극배열체를 형성하기 위한 방법을 도시하기 위해서, 도 2에 도시된 I-I′, II-II′, III-III′선을 따라 절단된 단면인 도 3a 내지 3e를 참조한다. 도 3a에서 도시된 바와 같이, 제1금속층이 유리기판(10)에 형성되고 난 후, 게이트라인(12)과 빗형상 공통전극(14)을 형성하기 위해 제1마스크에 의해 패터닝 된다. 게이트전극으로 쓰이는 게이트라인(12)의 소정영역, 게이트패드(11)로 쓰이는 게이트라인(12)의 단부, 및 공통전극(14)의 바가 단면도에 도시되어 있다. 도 3b에 도시된 바와 같이, 절연층(insulating layer)(16), 제1 반도체층(first semiconductor layer)(18) 및 실리콘질화물층(silicon nitride layer)(19)이 기판(10)에 순차적으로 형성되는데, 여기서 절연층(16)은 실리콘산화물층(silicon oxide layer)(161)과 실리콘질화물층(162)이고, 제1 반도체층(18)은 비결정성실리콘(amorphous silicon)(a-Si)이다. 다음, 실리콘질화물층(19)을 게이트전극 위에 잔류만 하는 에칭스토퍼(19)로서 패턴하기 위해 제2마스크가 사용된다.

도 3c에 도시된 바와 같이, n⁺a-Si와 같은 도프된(doped) 비결정성실리콘으로 이루어진 제2 반도체층(20) 및 제2 금속층은 기판(10)에 순차적으로 형성된다. 다음, 제1반도체층(18), 제2반도체층(20) 및 제2금속층을 게이트전극 위에 섬구조(island structure)로 패터닝 하기 위해 제3마스크가 채용되는데, 특히 에칭스토퍼(19)를 노출시키기 위해 개구(opening)(28)가 형성되고, 이에 의해 제2금속층의 분리된 부분들은 드레인전극(27)과 소스전극(25)으로 각각 쓰이고, 제2반도체층(20)의 분리된 부분들은 드레인영역(201)과 소스지역(202)으로 각각 쓰인다. 이와 동시에, 제2금속층은 데이터라인(24) 및 빗형상 화소전극(26)으로 쓰이기 위해 패터닝 된다.

도 3d에 도시된 바와 같이, 실리콘질화물로 이루어진 보호층(protective layer)(32)이 기판(10)상에 덮이고 나서, 제4 마스크를 사용하여 게이트패드(11)를노출시키는 제1비아(34) 및 화소전극(26)의 빗살(26a)의 단부를 노출시키는 제2비아(36)를 정의한다. 끝으로, 도 3e에 도시된 바와 같이, 도체층(conductive layer)은 기판(10)상에 형성되고, 그런 다음 제5마스크에 의해 패터닝 되는데, 제2비아(36)와 공통전극(14)의 바의 일부에 잔류하는 도체층은 연결층(38)으로 쓰인다. 연결층(38)은, MoWㆍMo/A1ㆍA1Nd와 같은, 제1금속층 및 제2금속층과 동일한 불투명물질(opaque materials)에 의해 만들어질 수 있다. 바람직하게는, 연결층(38)은 각 화소영역의 개구비를 증가시키기 위해 인듐주석산화물(indium tin oxide)(ITO)과 같은 투명물질(transparent materials)에 의해 만들어질 수 있다.

BC타입을 사용하는 전극배열체를 형성하기 위한 방법을 도시하기 위해서, 도 2에 도시된 I-I′, II-II′, III-III′선을 따라 절단된 단면인 도 4a 내지 4e를 참조한다. 도 4a에서 도시된 바와 같이, 제1금속층은 유리기판(10)상에 형성되고, 그런 다음 게이트라인(12) 및 빗형상 공통전극(14)을 형성하기 위해서 제1마스크에 의해 패턴되는데, 게이트전극으로 쓰이는 게이트라인(12)의 소정영역, 게이트패드(11)로 쓰이는 게이트라인(12)의 단부, 그리고 공통전극(14)의 바가 단면도에 도시되어 있다. 도 4b에 도시된 바와 같이, 절연층(16), 제1반도체층(18), 제2반도체층(20) 및 제2금속층(22)이 기판(10) 위에 순차적으로 형성되는데, 절연층(16)은 실리콘산화물층(161)과 실리콘질화물층(162)이고, 제1반도체층(18)은 비결정질 실리콘(amorphous silicon)(a-Si)이고, 제2반도체층(20)은 도프된 비결정질 실리콘(n⁺a-Si)이다. 다음, 제1반도체층(18), 제2반도체층(20) 및 제2금속층(22)을게이트전극 위에 섬 구조로 패턴하기 위해 제2마스크가 사용된다. 이와 동시에, 제2금속층(22)은 데이터라인(24) 및 빗형상 화소전극(26)으로 쓰이기 위해 패턴된다.

도 4c에 도시된 바와 같이, 제3마스크를 사용하여, 개구(28)가 제1반도체층(18)을 노출시키기 위하여 섬구조 상에 형성되어 있는데, 이에 의해, 제2금속층(22)의 분리된 부분들은 드레인전극(27)과 소스전극(25)으로 각각 쓰이고, 제2반도체층(20)의 분리된 부분들은 드레인영역(201) 및 소스영역(202)으로 각각 쓰인다.

도 4d에 도시된 바와 같이, 실리콘질화물로 이루어진 보호층(32)이 기판(10) 상에 형성되고 난 후, 제4마스크를 사용하여 게이트패드(11)를 노출시키는 제1비아(34) 및 화소전극(26)의 빗살(26a)의 단부를 노출시키는 제2비아(36)를 정의한다. 최종적으로, 도 4e에 도시된 바와 같이, 도체층이 기판(10)상에 형성되고 난 후, 제5마스크에 의해 패턴 되는데, 제2비아(36)와 공통전극(14)의 바의 일부에 잔류하는 도체층은 연결층(38)으로 쓰인다.

추가로, 상술된 전극배열체와 그 제조방법은 화소영역당(per pixel area) 6개의 하위화소영역(sub-pixel area)을 갖는 다른 IPS-LCD에 응용된다. 본 발명의 제1실시예에 따른 다른 IPS-LCD의 전극배열체의 평면도를 도시하는 도 5를 참조한다. 각 화소영역에 있어, 빗형상 공통전극(14)은 4개의 빗살(14a, 14b, 14c, 14d)을 갖고, 빗형상 화소전극(26)은 3개의 빗살(26a, 26b, 26c)을 갖는다. 그러므로 깍지 끼워진 빗살은 각 화소영역을 6개의 하위화소영역으로 구분된다. 상술한 방법에 의해, 제2비아(36)는 빗살(26a)의 단부를 노출시키기 위하여 형성되고, 연결층(38)은 공통전극(14)의 바의 일부에 덮이고 제2비아(36)를 메운다(fills).

[제2실시예]

제2실시예는 개구비를 더욱 증가시키고 누화를 제거하기 위하여 금속차폐층(metal-shielding layer)을 제공한다. 도 6 내지 8을 참조한다. 도 6a 및 6b는 본 발명의 제2실시예에 따른 IPS-LCD의 전극배열체의 평면도를 도시하고, 도 7은 도 6의 I-I′, II-II′, III-III′선을 따라 절단된 단면도를 도시하고, 도 8은 도 6의 8-8′선을 따라 절단된 단면도를 도시한다. 도 6a에 도시된 바와 같이, 공통전극(14)의 바 위에, 보호층(36)을 관통하는 제3비아(42)와 제4비아(44)가 2개의 소정영역(predetermined region)에 각각 형성되고, 이들 2개의 소정영역에는 빗살(14c, 14a)이 동시에 연장된다. 제1비아(34)와 제2비아(36)는 제4마스크에 의해 패턴된다. 다음, 도체층을 패턴하기 위한 제5마스크를 사용하는 경우, 연결층(38) 뿐만 아니라, 제1 스트립형상 금속차폐층(first strip-shaped metal-shielding layer)(401) 및 제2스트립형상 금속차폐층(second strip-shaped metal-shielding layer)(402)도 형성된다. 제1금속차폐층(401)은 빗살(14c)을 덮고, 공통전극(14)의 바를 덮을 수 있도록 연장되고, 제3비아(42)를 메운다. 제1금속차폐층(401)은 데이터라인(24)을 커버하지도, 연결층(38)에 결합되지도 않는다. 제2금속차폐층(402)은 빗살(14a)을 커버하고, 공통전극(14)의 바를 덮을 수 있도록 연장되고, 제4비아(44)를 충진한다. 제2금속차폐층(402)은 데이터라인(24)을 커버하지도, 연결층(38)에 결합되지도 않는다. 화소영역에서의 제1금속차폐층(401)과 인접화소영역에서의 제2금속차폐층(402)에 대하여, 제1금속차폐층(401)과 제2금속차폐층(402)은 제3비아(42)와 제4비아(44)를 통해 상호 전기적으로 연결된다. 게다가, 제4비아(44)가 만들어지지 않으면, 도 6b에 도시된 바와 같이, 도체층이 제5마스크에 의해 패턴될 때, 제3금속차폐층(third metal-shielding layer)(403)이 형성될 수 있다. 제3금속차폐층(403)은 제1금속차폐층(401)과 제2금속차폐층(402)을 연결시키기 위해 데이터라인(24)을 교차한다.

도 7과 도 8에 도시된 바와 같이, 공통전극(14)의 빗살(14a, 14c), 데이터라인(24) 및 금속차폐층(401, 402)은 다른 층에 배치되고, 이에 의해, 3차원적인 배열체가 공통전극(14)과 데이터라인(24) 간에 생성된 누화를 제거하기 위해 바람직한 차폐효과를 제공해 준다. 또한, 제5마스크가 금속차폐층(401, 402, 403)을 형성하기 때문에, 별도의 마스크를 사용할 필요가 없다. 더욱이, 금속차폐층(401, 402, 403)이 ITO에 의해 만들어지는 경우, IPS-LCD의 개구비는 크게 개선된다.

추가로, 제2실시예에서 상술된 전극배열체와 그 제조방법은 화소당 6개의 하위화소영역을 갖는 IPS-LCD에 또한 적용될 수 있다. 본 발명의 제2실시예에 따른 다른 IPS-LCD의 전극배열체의 평면도를 도시하는 도 9a 및 9b를 참조한다. 각 화소영역에서, 깍지 끼워진 빗살은 각 화소영역을 6개의 하위화소영역으로 나눈다. 상술한 방법에 의하면, 제3비아(42)와 제4비아(44)는 빗살(14d, 14a)이 연장되는 2개의 소정영역의 바에 각각 형성된다. 또한, 도 9a에 도시된 바와 같이, 제1금속차폐층(401)은 빗살(14d)을 덮고, 공통전극(14)의 바를 덮도록 연장되고,제3비아(42)를 채운다. 제2금속차폐층(402)은 빗살(14a)을 덮고, 공통전극(14)의 바를 덮도록 연장되고, 제4비아(44)를 채운다. 다른 방안으로서, 도 9b에 도시된 바와 같이, 제4비아(44)를 대체하는 제3금속차폐층(403)이 데이터라인(24)을 교차한다.

본 발명의 장점은 연결층(connecting layer)이 신호저장력(signal storage capacity)을 증가시킬 수 있다는 것이다. 또한, 공통전극의 빗살 위을 덮어 배치된(disposed over) 스트립형상 금속차폐층은 누화를 제거할 수 있다.

이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있다. 따라서, 특허청구범위의 등가적인 의미나 범위에 속하는 모든 변화들은 전부 본 발명의 권리범위 안에 속함을 밝혀둔다.

Claims

저부금속층(bottom-metal layer)을 패턴함으로써 만들어지고, X-방향으로 배치된 다수의 게이트라인;

중간금속층(inter-metal layer)을 패턴함으로써 만들어지고, Y-방향으로 배치된 다수의 데이터라인으로서, 2개의 인접데이터라인과 2개의 인접게이트라인이 하나의 화소영역을 구성하는 데이터라인;

저부금속층을 패턴함으로써 만들어지고, 각 화소영역에 각각 배치된 다수의 빗형상 공통전극으로서, 각각은 상기 게이트라인에 평행인 바 및 제1Y-방향으로 연장되는 다수의 빗살을 구비하는 빗형상 공통전극;

상기 중간금속층을 패턴함으로써 만들어지고, 각 화소영역에 각각 배치된 다수의 빗형상 화소전극으로서, 각각은 상기 게이트라인에 평행하는 바 및 제2Y-방향으로 연장되고 상기 공통전극의 빗살과 깍지 끼워지는 다수의 빗살을 구비하는 빗형상 화소전극;

상기 화소전극의 빗살의 단부와 전기적으로 연결하고 상기 공통전극의 바의 일부를 커버하기 위해 상부금속층(top-metal layer)을 패턴함으로써 만들어지는 연결층;

상기 상부금속층을 패턴함으로써 만들어지고, 상기 공통전극의 최우측 빗살 위에 배치되며, 상기 공통전극의 바와 전기적으로 연결하기 위해 연장되는 제1스트립형상 금속차폐층; 및

상기 상부금속층을 패턴함으로써 만들어지고, 상기 공통전극의 최좌측 빗살 위에 배치되며, 상기 공통전극의 바와 전기적으로 연결되는 제2스트립형상 금속차폐층을 구비하는 것을 특징으로 하는 인플레인스위칭모드 액정표시장치(IPS-LCD)의 전극배열체.
제1항에 있어서, 상기 전극배열체는 유리기판 위에 형성된 것을 특징으로 하는 전극배열체.
제1항에 있어서, 상기 중간금속층과 상기 상부금속층 사이에 배치된 보호층을 더 구비하는 것을 특징으로 하는 전극배열체.
제3항에 있어서, 상기 보호층을 관통하고, 상기 화소전극의 빗살의 단부를 노출시키는 제1비아를 더 구비하는 것을 특징으로 하는 전극배열체.
제4항에 있어서, 상기 연결층이 상기 제1비아의 측벽과 저부를 덮는 것을 특징으로 하는 전극배열체.
제1항에 있어서, 상기 연결층에 의해 상기 공통전극의 바의 덮이는 부분(coverage)이 저장커패시터로 쓰이는 것을 특징으로 하는 전극배열체.
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제1항에 있어서, 상기 저부금속층과 상기 상부금속층 사이에 배치된 보호층과 절연층을 더 구비하는 것을 특징으로 하는 전극배열체.
제8항에 있어서, 상기 보호층과 상기 절연층을 관통하고 상기 공통전극의 바의 제1소정영역을 노출시키는 제2비아를 더 구비하는 것을 특징으로 하는 전극배열체.
제9항에 있어서, 상기 제1금속차폐층은 상기 제2비아의 측벽과 저부를 덮는 것을 특징으로 하는 전극배열체.
제10항에 있어서, 상기 보호층과 상기 절연층을 관통하고 상기 공통전극의 바의 제2소정영역을 노출시키는 제3비아를 더 구비하는 것을 특징으로 하는 전극배열체.
제11항에 있어서, 상기 제2금속차폐층은 상기 제3비아의 측벽과 저부를 덮는 것을 특징으로 하는 전극배열체.
제1항에 있어서, 제1금속차폐층과 제2금속차폐층을 전기적으로 연결하기 위해 상기 상부금속층을 패턴함으로써 만들어진 제3금속차폐층을 더 구비하는 것을 특징으로 하는 전극배열체.
제13항에 있어서, 상기 제3금속차폐층은 상기 데이터라인을 가로지르도록 배치되어 2개의 인접화소영역에 각각 존재하는 상기 제1금속차폐층과 상기 제2금속차폐층을 전기적으로 연결하는 것을 특징으로 하는 전극배열체.