KR100440108B1 - 신호 처리 장치 - Google Patents

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KR100440108B1
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이시카와가츠야
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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

회로의 비트 수를 늘리는 일없이, 영상 신호의 오프셋 정밀도를 향상시키는 신호 처리 장치를 제공한다.
N 비트 가산기(103)에서, 영상 신호(S101)와, 오프셋값인 휘도 제어 신호(S102)의 상위 N 비트를 가산한다. 또한, 1 비트 펄스 발생기(107)에서 1과 0이 동일한 확률로 랜덤하게 출현하는 1 비트 펄스 신호(S107)를 생성하며, 선택기(106)에서 휘도 제어 신호(S102)의 LSB가 1인 때에는, 1 비트 펄스 신호(S107)를 선택하고, LSB가 0인 때에는, 그라운드 레벨의 0을 선택하여, 선택한 신호를 N 비트 가산기(103)의 자리수 올림 입력에 공급한다.

Description

신호 처리 장치{SIGNAL PROCESSOR}
텔레비젼 수상기 등에 있어서의 영상 신호의 휘도 조정은, 영상 신호에 오프셋 신호를 가/감산함으로써 행해지고 있다.
도 7은, 종래의 신호 처리 장치의 구성을 나타내는 블럭도이다.
도 7에 있어서, 종래의 신호 처리 장치는, N 비트 가산기(1003)와, 제한기(1004)를 구비한다.
N 비트 가산기(1003)는, 영상 신호 입력 단자(1001)에 입력된 N 비트의 영상 신호 S1001과, 휘도 제어 신호 입력 단자(1002)에 입력된 N 비트의 휘도 제어 신호 S1002를 가산하여, 가산 결과를 N 비트 신호 S1003으로서 출력(1003D)으로부터 출력한다. 또, 자리수 오버플로우가 발생한 경우에는, 자리수 오버플로우의 1 비트, 즉, 가산 결과의 N+1 비트의 최상위 비트를 자리수 올림 출력 신호 S1004로서 자리수 올림 출력(1003E)으로부터 출력하고, 하위 N 비트를 N 비트 신호 S1003으로서출력(1003D)으로부터 출력한다. 여기서, N 비트 가산기(1003)의 자리수 올림 입력(1003C)은 접지해 놓는다.
제한기(1004)는, N 비트 가산기(1003)로부터의 자리수 올림 출력 신호 S1004와, N 비트 신호 S1003을 입력으로 하여, 미리 정해진 상한값 이하이며, 또한, 하한값 이상으로 되도록, N 비트 가산기(1003)로부터의 신호를 제한하여, N 비트의 신호를 영상 신호 출력 단자(1005)에 출력한다.
다음에, 종래의 신호 처리 장치의 동작에 대해 설명한다.
영상 신호 입력 단자(1001)로부터는 N 비트의 영상 신호 S1001이 입력되어, N 비트 가산기(1003)의 한쪽 입력(1003A)에 공급된다. 또한, 휘도 제어 신호 입력 단자(1002)로부터는, N 비트의 휘도 제어 신호 S1002가 입력되어, N 비트 가산기(1003)의 또 다른 쪽의 입력(1003B)에 공급된다. 이 결과, 영상 신호 S1001에 휘도 제어 신호 S1002가 가산된 신호가 N 비트 가산기의 출력(1003D), 및 자리수 올림 출력(1003E)으로부터 출력된다.
또한, N 비트 가산기(1003)로부터 출력된 N 비트 신호 S1003과, 자리수 올림 출력 신호 S1004는, 제한기(1004)에 의해서 일정한 값의 범위내로 되도록 제한된다.
이렇게 하여, 영상 신호 S1001에 오프셋 조정을 행한 오프셋 조정 완료 영상 신호가 영상 신호 출력 단자(1005)로부터 출력된다.
그러나, 상기한 바와 같은 종래의 신호 처리 장치에서는, 오프셋 조정의 정밀도는 영상 신호, 및 휘도 제어 신호의 비트 수에 의해서 제한된다. 즉, 종래의신호 처리 장치에서는, N 비트 정밀도의 오프셋 조정이 행해지게 된다.
따라서, 휘도 조정의 정밀도를 향상시키기 위해서는, 영상 신호, 및 휘도 제어 신호의 비트 수를 늘릴 필요가 있다.
그러나, 비트 수를 증가시키면 N 비트 가산기와 제한기 뿐만 아니라, 오프셋 조정 후의 신호를 처리하는 회로에 있어서도 비트 수를 늘릴 필요가 있어, 회로 규모가 증대한다고 하는 문제가 발생한다.
본 발명은 상기 문제점을 감안하여 이루어진 것으로, 회로 규모를 증대시키는 일없이 휘도 조정의 정밀도의 향상을 가능하게 하는 신호 처리 장치를 제공하는 것을 목적으로 한다.
발명의 개시
본 발명의 청구 범위 제 1 항에 따른 신호 처리 장치는, 논리값의 평균이 1/2인 1 비트의 펄스 신호를 발생하는 펄스 발생기와, N+1 비트(N은 1 이상의 정수)의 휘도 제어 신호의 최하위 비트의 신호에 근거하여, 상기 펄스 신호, 및 논리값이 0인 신호중 어느 하나를 선택하는 선택기와, N 비트의 영상 신호와, 상기 N+1 비트의 휘도 제어 신호의 상위 N 비트의 신호와, 상기 선택기에 의해 선택된 신호를 가산하는 N 비트 가산기를 구비한 것을 특징으로 하는 것이다.
본 발명에 의하면, N 비트 가산기에 의해 N 비트의 영상 신호와, N+1 비트의 휘도 제어 신호의 상위 N 비트의 신호가 가산되고, 또한, 자리수 올림 입력으로서 입력된, 휘도 제어 신호의 최하위 비트에 1/2를 승산한 신호의 가산이 이루어지기때문에, 회로 규모를 증대시키는 일없이, N 비트의 영상 신호에 대해, N+1 비트의 정밀도로 휘도 조정을 행하는 것이 가능해진다.
본 발명의 청구 범위 제 2 항에 따른 신호 처리 장치는, 청구 범위 제 1 항에 기재된 신호 처리 장치에 있어서, 상기 펄스 발생기는, 각각 주기 신호의 펄스의 회수를 계수하고, 계수 결과의 최하위 비트를 출력하는 복수의 계수기와, 상기복수의 계수기의 출력에 대해 배타적 논리합을 구하여, 1 비트의 펄스 신호로서 출력하는 단수 또는 복수의 배타적 논리합 게이트를 구비한 것을 특징으로 하는 것이다.
본 발명에 의하면, 청구 범위 제 1 항에 따른 발명과 마찬가지의 효과에 덧붙여, 간단한 구성에 의해, 1 비트의 불규칙 펄스를 발생시킬 수 있고, 또한, 복수의 계수기와, 단수 또는 복수의 배타적 논리합 게이트에 의해, 주기적인 신호의 랜덤성을 높인 펄스 신호를 생성함으로써, 규칙적인 펄스 신호를 이용한 경우에 생길 수 있는 화상의 패턴화한 모양 등을 방지할 수 있는 효과도 얻어진다.
본 발명의 청구 범위 제 3 항에 따른 신호 처리 장치는, 청구 범위 제 1 항에 기재된 신호 처리 장치에 있어서, 상기 펄스 발생기는, 수직 동기 신호의 펄스 회수를 계수하여, 계수 결과의 최하위 비트를 출력하는 제 1 계수기와, 수평 동기 신호의 펄스 회수를 계수하여, 계수 결과의 최하위 비트를 출력하는 제 2 계수기와, 화소 클럭 신호의 펄스 회수를 계수하여, 계수 결과의 최하위 비트를 출력하는 제 3 계수기와, 상기 제 1 내지 제 3 계수기의 출력중 어느 2개를 입력으로 하여, 배타적 논리합 연산을 실행하는 제 1 배타적 논리합 게이트와, 상기 제 1 배타적논리합 게이트에 입력되지 않은 상기 제 1 내지 제 3 계수기의 출력, 및 상기 제 1 배타적 논리합 게이트의 연산 결과를 입력으로 하여, 배타적 논리합 연산을 행하고, 연산 결과를 1 비트의 펄스 신호로서 출력하는 제 2 배타적 논리합 게이트를 구비한 것을 특징으로 하는 것이다.
본 발명에 의하면, 청구 범위 제 1 항에 따른 발명과 마찬가지의 효과에 덧붙여, 간단한 구성에 의해, 1 비트의 불규칙 펄스를 발생시킬 수 있고, 또한, 제 1 내지 제 3 계수기와, 제 1 및 제 2 배타적 논리합 게이트에 의해, 주기적인 신호의 랜덤성을 높인 펄스 신호를 생성함으로써, 규칙적인 펄스 신호를 이용한 경우에 생길 수 있는 화상의 패턴화한 모양 등을 방지할 수 있는 효과도 얻어진다.
본 발명의 청구 범위 제 4 항에 따른 신호 처리 장치는, 논리값의 평균이 1/2M이상(M은 1 이상의 정수), 1 미만이며, 또한, 1/2M의 정수배인 2M-1개의 1 비트의 펄스 신호를 발생하는 펄스 발생기와, N+M 비트(N은 1 이상의 정수)의 휘도 제어 신호의 하위 M 비트의 신호에 근거하여, 상기 펄스 발생기가 발생하는 2M-1개의 1 비트 펄스 신호, 및 논리값이 0인 신호중 어느 1개의 신호를 선택하는 선택기와, N 비트의 영상 신호와, 상기 N+M 비트의 휘도 제어 신호의 상위 N 비트의 신호와, 상기 선택기에 의해 선택된 신호를 가산하는 N 비트 가산기를 구비한 것을 특징으로 하는 것이다.
본 발명에 의하면, N 비트의 영상 신호에 대해 N+M 비트의 휘도 제어 신호의 상위 N 비트의 신호가 가산되고, 또한, 자리수 올림 입력으로서 입력된, 휘도 제어신호의 하위 M 비트의 신호에 1/2M을 승산한 신호의 가산이 이루어지기 때문에, 회로 규모를 증대시키는 일없이, N 비트의 영상 신호에 대해, N+M 비트의 정밀도로 휘도 조정을 행하는 것이 가능해진다.
본 발명의 청구 범위 제 5 항에 따른 신호 처리 장치는, 논리값의 평균이 3/4, 2/4, 1/4인 3개의 1 비트의 펄스 신호를 발생하는 펄스 발생기와, N+2 비트(N은 1 이상의 정수)의 휘도 제어 신호의 하위 2 비트의 신호에 근거하여, 상기 펄스 발생기가 발생한 3개의 1 비트의 펄스 신호, 및 논리값이 0인 신호중 어느 1개의 신호를 선택하는 선택기와, N 비트의 영상 신호와, 상기 N+2 비트의 휘도 제어 신호의 상위 N 비트의 신호와, 상기 선택기에 의해 선택된 신호를 가산하는 N 비트 가산기를 구비한 것을 특징으로 하는 것이다.
본 발명에 의하면, 회로 규모를 증대시키는 일없이, N 비트의 영상 신호에 대해, N+2 비트의 정밀도로 휘도 조정을 행하는 것이 가능해진다.
본 발명의 청구 범위 제 6 항에 따른 신호 처리 장치는, 청구 범위 제 5 항에 기재된 신호 처리 장치에 있어서, 상기 펄스 발생기는, 주기적인 펄스의 회수를 계수하여, 계수 결과의 하위 2 비트를 출력하는 계수기와, 상기 계수기의 계수 결과에 대해 논리 연산을 행하여, 상기 3개의 1 비트의 펄스 신호를 출력하는 복수의 논리 게이트를 구비한 것을 특징으로 하는 것이다.
본 발명에 의하면, 청구 범위 제 5 항에 따른 발명과 마찬가지의 효과에 덧붙여, 신호 발생기를 간단한 구성에 의해 실현할 수 있다.
본 발명은 신호 처리 장치에 관한 것으로, 특히 영상 신호의 휘도 조정을 행하는 신호 처리 장치에 관한 것이다.
도 1은, 본 발명의 실시예 1에 따른 신호 처리 장치의 구성을 나타내는 블럭도,
도 2는, 본 발명의 실시예 2에 따른 신호 처리 장치의 구성을 나타내는 블럭도,
도 3은, 본 발명의 실시예 2에 따른 신호 처리 장치의 동작을 설명하기 위한 파형도,
도 4는, 본 발명의 실시예 3에 따른 신호 처리 장치의 구성을 나타내는 블럭도,
도 5는, 본 발명의 실시예 4에 따른 신호 처리 장치의 구성을 나타내는 블럭도,
도 6은, 본 발명의 실시예 4에 따른 신호 처리 장치의 동작을 설명하기 위한 파형도,
도 7은, 종래의 신호 처리 장치의 구성을 나타내는 블럭도이다.
발명을 실시하기 위한 최선의 형태
(실시예 1)
이하, 본 발명의 실시예 1에 따른 신호 처리 장치에 대해, 도면을 참조하면서 설명한다.
도 1은, 본 실시예 1에 따른 신호 처리 장치의 구성을 나타내는 블럭도이다.
도 1에 있어서, 본 실시예 1에 따른 신호 처리 장치는, N 비트 가산기(103)와, 제한기(104)와, 선택기(106)와, 1 비트 펄스 발생기(107)를 구비한다.
N 비트 가산기(103)는, 입력(103A)에 공급된 N 비트의 영상 신호 S101과, 입력(103B)에 공급된 N+1 비트의 휘도 제어 신호 S102의 상위 N 비트의 신호와, 입력(103C)에 공급된 자리수 올림 입력을 가산한다. 그리고, 가산 결과를 N 비트 신호 S103으로서 출력(103D)으로부터 출력한다. 또, 가산에 있어서, 자리수 오버플로우가 발생한 경우에는, 자리수 오버플로우의 1 비트, 즉, 가산 결과의 N+1 비트의 최상위 비트를 자리수 올림 출력 신호 S104로서 자리수 올림 출력(103E)으로부터 출력하고, 하위 N 비트를 N 비트 신호 S103으로서 출력(103D)으로부터 출력한다. 또한, N은 1 이상의 정수이다.
제한기(104)는, N 비트 가산기(103)로부터의 자리수 올림 출력 신호 S104와, N 비트 신호 S103을 입력으로 한다. 그리고, 자리수 올림 출력 신호 S104와, N 비트 신호 S103으로 구성되는 N+1 비트의 신호가, 소정의 상한과 하한의 범위내이며, 또한, N 비트의 신호로 되도록 제한하여, 제한 결과인 N 비트의 신호를 영상 신호 출력 단자(105)에 출력한다.
선택기(106)는, 제어 입력(106S)에 입력된 신호에 근거하여, 입력(106A)과 입력(106B)에 입력된 신호의 한쪽을 선택하여, 그 선택한 신호를 N 비트 가산기(103)에 출력한다. 여기서, 선택기(106)의 입력(106B)은 접지되어 있다.
1 비트 펄스 발생기(107)는, 진폭이 "1"인, 즉, 논리값이 "1"인 펄스를 발생한다. 또, 1 비트 펄스 발생기(107)가 발생하는 펄스 신호 S107의 논리값이 "0"인상태와, 논리값이 "1"인 상태가 출현할 확률은, 각각 2분의 1씩으로 동일하다. 즉, 1 비트 펄스 발생기(107)로부터 출력되는 펄스 신호 S107은, 평균하여 "0.5"의 논리값을 나타내는 것이다.
다음에, 본 실시예 l에 따른 신호 처리 장치의 동작에 대해 설명한다. 본 실시예 1에서는, 특히 휘도 신호를 조정하는 경우에 대해 설명한다.
영상 신호 입력 단자(101)로부터는 N 비트의 휘도 신호인 영상 신호 S101이 입력되어, N 비트 가산기(103)의 입력(103A)에 공급된다. 또한, 휘도 제어 신호 입력 단자(102)로부터는 N+1 비트의 휘도 제어 신호 S102가 입력된다.
휘도 제어 신호 S102는, 상위 N 비트와 최하위 비트(LSB)로 분할되어, 상위 N 비트는 N 비트 가산기(103)의 입력(103B)에 공급된다. 또한, 최하위 비트는 선택기(106)의 제어 신호로서 선택기(106)의 제어 입력(106S)에 공급된다.
1 비트 펄스 발생기(107)로부터 출력된 펄스 신호 S107은 선택기(106)의 입력(106A)에 공급된다. 그리고, 선택기(106)의 제어 입력(106S)에 논리값 "1"의 신호가 공급되었을 때에는, 선택기(106)는, 입력(106A)의 신호, 즉 펄스 신호 S107를 선택하여 N 비트 가산기(103)에 출력한다. 한편, 제어 입력(106S)에 논리값 "0" 인 신호가 공급되었을 때에는, 입력(106B)의 신호, 즉 논리값 "0"인 신호를 선택하여 N 비트 가산기(103)에 출력한다.
따라서, 휘도 제어 신호 S102의 최하위 비트가 "1"인 때에는, 선택기(106)의 출력은 평균하여 "0.5"로 되고, 휘도 제어 신호 S102의 최하위 비트가 "0"인 때에는, 선택기(106)의 출력은, "0"으로 된다. 즉, 선택기(106)의 출력 평균은, 휘도 제어 신호 S102의 최하위 비트에 "0.5"를 승산한 값으로 된다.
그 선택기(106)로부터의 출력은, N 비트 가산기(103)의 입력(103C)에 공급된다. 그리고, N 비트 가산기(103)는, 입력(103A)에 공급된 N 비트의 영상 신호 S101과, 입력(103B)에 공급된 N+1 비트의 휘도 제어 신호 S102의 상위 N 비트의 신호와, 입력(103C)에 공급된 1 비트의 자리수 올림 입력을 가산한다. 또, N 비트 가산기(103)에 있어서의 가산에 있어서, 입력(103C)에 공급된 1 비트의 자리수 올림 입력은, 최하위 비트에 가산되는 것이다.
또, 휘도 제어 신호 S102가 부(負)의 값을 갖고 있는 경우에는, 휘도 제어 신호 S102를 영상 신호 S101에 가산하는 것에 의해, 결과로서 영상 신호 S101로부터 오프셋량이 감산되게 된다.
그리고, 가산 결과가 N 비트일 때에는, N 비트 가산기(103)는, 그 가산 결과를 N 비트 신호 S103으로서 출력(103D)으로부터 출력한다. 한편, 가산 결과가 N+1 비트일 때에는, N 비트 가산기(103)는, 자리수 오버플로우의 1 비트, 즉, 가산 결과의 최상위 비트를 자리수 올림 출력 신호 S104로서 자리수 올림 출력(103E)으로부터 출력하고, 하위 N 비트를 N 비트 신호 S103으로서 출력(103D)으로부터 출력한다.
제한기(104)는, N 비트 가산기(103)로부터의 N 비트 신호 S103과, 자리수 올림 출력 신호 S104를 수신하면, 양자로 구성되는 N+1 비트의 신호가, 소정의 상한과 하한의 범위내이며, 또한, N 비트의 신호로 되도록 제한한다. 그리고, 제한 결과인 N 비트의 오프셋 조정 완료 영상 신호를 영상 신호 출력 단자(105)에 출력한다.
이 오프셋 조정 완료 영상 신호는 N 비트이지만, N+1 비트의 정밀도로 휘도 조정이 이루어진 것이다. 이것을 간단하게 설명한다.
휘도 제어 신호 S102의 최하위 비트가 "1"인 때에는, 평균이 0.5인 신호가 N 비트 가산기(103)의 자리수 올림 입력(103C)에 입력되는 것에 의해, 예컨대, 영상 신호 S101과, 휘도 제어 신호 S102가 가산된 신호의 값이 10진수로 10일 때에는, N 비트 가산기(103)의 출력이 10인 경우와, 11인 경우가 함께 동등한 확률로 생기게 된다. 따라서, 유사적으로 N 비트 가산기(103)의 출력을 10.5로 할 수 있다. 즉, 영상 신호의 층조를 0.5 단위로 조정하는 것이 가능해지기 때문에, 전체로서는 층조가 2배로 되어, 1 비트분만큼 정밀도가 향상한 것으로 된다.
이와 같이, 본 실시예 1에 따른 신호 처리 장치에 의하면, N 비트 가산기(103)에 의해 N 비트의 영상 신호 S101과, N+1 비트의 휘도 제어 신호 S102의 상위 N 비트의 신호가 가산되고, 또한, 자리수 올림 입력으로서 입력된, 휘도 제어 신호 S102의 최하위 비트에 0.5를 승산한 신호의 가산이 이루어지기 때문에, 회로 규모를 증대시키는 일없이, N 비트의 영상 신호 S101에 대해, N+1 비트의 정밀도로 휘도 조정을 행하는 것이 가능해진다.
또, 본 실시예 1에서는, 선택기(106)로부터의 출력을 N 비트 가산기(103)에 있어서, 자리수 올림 입력으로서 가산하는 것으로 설명했지만, 본 발명에 따른 N 비트 가산기는, 선택기(106)로부터의 신호와, N 비트의 영상 신호 S101과, 휘도 제어 신호 S102의 상위 N 비트의 신호를 가산하는 가산기이면, 3 입력 가산기 등이라도 무방하다.
또한, 본 실시예 1에 따른 1 비트 펄스 발생기(107)는, 주기적인 펄스 신호를 발생하는 것이더라도, 주기적이 아니라, 불규칙한 펄스 신호를 발생하는 것이더라도 무방하다.
또한, 본 실시예 1에서는, 영상 신호 S101이 휘도 신호인 것으로 했지만, 본 발명에 있어서의 영상 신호는, 휘도 신호 이외의 신호이더라도 무방하다.
(실시예 2)
이하, 본 발명의 실시예 2에 따른 신호 처리 장치에 대해, 도면을 참조하면서 설명한다. 본 실시예 2에 따른 신호 처리 장치는, 실시예 1에 따른 1 비트 펄스 발생기(107)의 일례를 나타내는 것으로, 수직 동기 신호, 수평 동기 신호, 및 화소 클럭 신호를 사용하여 1 비트 펄스 신호를 발생시키고 있다.
도 2는, 본 실시예 2에 따른 신호 처리 장치의 구성을 나타내는 블럭도이다.
도 2에 있어서, 본 실시예 2에 따른 신호 처리 장치는, N 비트 가산기(103)와, 제한기(104)와, 선택기(106)와, 1 비트 계수기(1l1, 112, 113)와, 배타적 논리합 게이트(114A, 114B)를 구비한다. 또, N 비트 가산기(103), 제한기(104), 및 선택기(106)에 관한 구성, 및 동작은 실시예 1과 마찬가지이며, 그 설명을 생략한다.
1 비트 계수기(111)는, 수직 동기 신호 S108을 입력으로 한다. 그리고, 수직 동기 펄스의 공급된 회수를 계수하여, 계수 결과의 최하위 비트를 1 비트 출력 신호 S111로서 출력한다. 즉, 1 비트 계수기(111)로부터는 수직 동기 신호 S108의수직 동기 펄스가 입력될 때마다 "0", 및 "1"이 교대로 반복되는 1 비트 출력 신호 S111이 출력된다.
1 비트 계수기(111, 및 113)도, 1 비트 계수기(111)와 마찬가지이고, 각각, 수평 동기 신호 S109와, 화소 클럭 신호 S110을 입력으로 하여, 수평 동기 펄스와, 화소 클럭 펄스의 공급된 회수를 계수하여, 각각의 계수 결과의 최하위 비트를 1 비트 출력 S112와, 1 비트 출력 S113으로서 출력한다.
다음에, 본 실시예 2에 따른 신호 처리 장치의 동작에 대해 설명한다.
우선, 수직 동기 신호 입력 단자(108)로부터 수직 동기 신호 S108이 1 비트 계수기(111)에 공급된다. 그리고, 1 비트 계수기(1l1)로부터, 1 비트 출력 신호 S111이 출력된다.
마찬가지로 해서, 수평 동기 신호 입력 단자(109), 및 화소 클럭 신호 입력 단자(110)로부터, 각각 수평 동기 신호 S109, 및 화소 클럭 신호 S110이 1 비트 계수기(112, 및 113)에 공급되어, 1 비트 계수기(112, 및 113)로부터, 1 비트 출력 신호 S112, S113이 출력된다.
3개의 1 비트 계수기(111, 112, 113)로부터 출력된 3개의 1 비트 출력 신호 S111, S112, S113은, 2개의 배타적 논리합 게이트(114A, 114B)에 의해서 논리 연산되어, 선택기(106)의 입력 단자(106A)에 공급된다. 여기서의 논리 연산은, 우선, 배타적 논리합 게이트(114A)에 의해서 2개의 1 비트 출력 신호 S111, S112의 배타적 논리합을 구하고, 또한, 배타적 논리합 게이트(114B)에 의해서 배타적 논리합 게이트(114A)의 출력 신호와 1 비트 출력 신호 S113과의 배타적 논리합을 구하는것이다.
배타적 논리합 게이트(114B)로부터 출력된 1 비트 펄스 신호 S114는, 선택기(106)의 입력(106A)에 공급된다. 이 다음의 동작은, 실시예 1과 마찬가지이기 때문에, 그 설명을 생략한다.
도 3은, 본 실시예 2에 따른 신호 처리 장치의 각 신호의 변화를 나타내는 파형도이다.
도 3에 도시하는 바와 같이, 수직 동기 신호 S108, 수평 동기 신호 S109, 및 화소 클럭 신호 S110 각각의 펄스를 계수한 1 비트 출력 신호 S111, S112, 및 S113에 있어서는, 논리값이 "1", 및 "0"인 상태가 주기적으로 교대로 나타난다. 따라서, 1 비트 계수기(111, 112, 113)로부터는 각각 평균하여 논리값이 "0.5"의 신호가 출력되고 있는 것으로 볼 수 있다. 또한, 1 비트 출력 신호 S111, S112, 및 S113에 대해, 전술한 바와 같은 배타적 논리합을 이용한 논리 연산을 실행하는 것에 의해, "1", "0"의 출현에는 불규칙성이 가해진다. 이 때문에, 배타적 논리합 게이트(114B)로부터 출력되는 1 비트 펄스 신호 S114는, 불규칙한 펄스 신호로 되고, 이 신호 S114를 실시예 1에 있어서의 1 비트 펄스 발생기(107)의 출력으로서 취급하는 것에 의해, 실시예 1과 마찬가지로, 본 실시예 2에 있어서도, N+1 비트의 정밀도에서의 영상 신호 S101의 오프셋 조정이 가능해진다.
이와 같이, 본 실시예 2에 따른 신호 처리 장치에 의하면, 수직 동기 신호 S108, 수평 동기 신호 S109, 및 화소 클럭 신호 S110의 펄스를 계수하는 1 비트 계수기(111, 112, 113)와, 그 1 비트 계수기(111, 112, 113)의 출력에 대해 논리 연산을 행하여, 1 비트 펄스 신호 S114를 출력하는 배타적 논리합 게이트(114A, 114B)를 구비함으로써, 실시예 1과 마찬가지의 효과에 덧붙여, 간단한 구성에 의해 1 비트 펄스 신호 S114를 발생하는 것이 가능해지는 효과가 얻어진다.
또한, 1 비트 계수기(111, 112, 113)와, 배타적 논리합 게이트(114A, 114B)에 의해, 주기적인 신호의 랜덤성을 높인 1 비트 펄스 신호 S114를 생성함으로써, 규칙적인 1 비트 펄스 신호를 이용한 경우에 생길 수 있는 화상의 패턴화한 모양 등을 방지할 수 있는 효과도 얻어진다.
또, 본 실시예 2에서는, 3개의 1 비트 출력 신호 S111, S112, S113중, 2개의 1 비트 출력 신호 S111, S112가 배타적 논리합 게이트(114A)에 입력되고, 다른 1 비트 출력 신호 S113이 배타적 논리합 게이트(114B)에 입력되는 것으로 했지만, 3개의 1 비트 출력 신호 S111, S112, S113중, 배타적 논리합 게이트(114A)에 입력되는 2개의 1 비트 출력 신호와, 배타적 논리합 게이트(114B)에 입력되는 다른 1 비트 출력 신호와의 조합은, 본 실시예 2에서 설명한 조합에 한정되는 것이 아니다.
또한, 본 실시예 2에서는, 3개의 1 비트 계수기를 구비한 구성으로 했지만, 1 비트 계수기의 개수는, 3개에 한정되는 것이 아니다. 예컨대, 1개나 2개, 혹은 4개 이상의 1 비트 계수기를 구비한 구성으로 해도 무방하다. 4개의 1 비트 계수기를 구비한 경우에는, 그 중 어느 2개의 1 비트 계수기로부터의 출력에 대해 배타적 논리합을 구하는 제 1 배타적 논리합 게이트와, 그 제 1 배타적 논리합 게이트에 의해 구해진 배타적 논리합과 다른 1 비트 계수기로부터의 출력에 대해 배타적 논리합을 구하는 제 2 배타적 논리합 게이트와, 그 제 2 배타적 논리합 게이트에의해 구해진 배타적 논리합과 나머지 1 비트 계수기로부터의 출력에 대해 배타적 논리합을 구하는 제 3 배타적 논리합 게이트를 구비하고, 그 제 3 배타적 논리합 게이트의 출력을, 1 비트 펄스 신호 S114로 하면 좋다.
또는, 4개의 1 비트 계수기중 어느 2개의 출력에 대해 배타적 논리합을 구하는 제 1 배타적 논리합 게이트와, 다른 2개의 출력에 대해 배타적 논리합을 구하는 제 2 배타적 논리합 게이트와, 그 양자의 배타적 논리합 게이트의 출력에 대해 배타적 논리합을 구하는 제 3 배타적 논리합 게이트를 구비하고, 그 제 3 배타적 논리합 게이트의 출력을, 1 비트 펄스 신호 S114로 해도 무방하다.
또한, 본 실시예 2에서는 1 비트의 펄스 신호 S114를 발생시키기 위해서 수직 동기 신호 S108, 수평 동기 신호 S109, 및 화소 클럭 신호 S110의 3개의 신호를 사용했지만, 이 대신에, 상기 3개의 신호중 적어도 1개의 신호를 사용하여, 그 신호를 1 비트 계수기에 의해서 계수한 신호를 선택기(106)의 입력(106A)에 공급하더라도, N 비트 가산기(103)의 자리수 올림 입력에는 휘도 제어 신호 S102의 최하위 비트에 0.5를 승산한 신호가 공급되기 때문에, N+1 비트의 정밀도에서의 영상 신호 S101의 오프셋 조정이 가능해진다.
또한, 본 실시예 2에서는, 1 비트 계수기(111, 112, 113)에 입력되는 신호를 수직 동기 신호 S108, 수평 동기 신호 S109, 화소 클럭 신호 S110인 것으로 했지만, 1 비트 계수기(111, 112, 113)에 입력되는 신호는, 그들 이외의 주기적인 신호이더라도 무방하다.
(실시예 3)
이하, 본 발명의 실시예 3에 따른 신호 처리 장치에 대해, 도면을 참조하면서 설명한다.
도 4는, 본 실시예 3에 따른 신호 처리 장치의 구성을 나타내는 블럭도이다.
도 4에 있어서, 본 실시예 3에 따른 신호 처리 장치는, N 비트 가산기(103)와, 제한기(104)와, 선택기(115)와, 펄스 발생기(116)를 구비한다. 또, N 비트 가산기(103), 및 제한기(104)에 관한 구성, 및 동작은 실시예 1과 마찬가지이고, 그 설명을 생략한다.
선택기(115)는, M 비트의 제어 신호에 근거하여, 2M개의 입력 신호로부터 어느 하나를 선택하여, 그 선택한 신호를 N 비트 가산기(103)에 출력한다. 여기서, 선택기(115)의 1개의 입력은, 접지되어 있다. 또한, M은 1 이상의 정수이다.
펄스 발생기(116)는, 임의의 기간 동안에 있어서의 논리값이 "1"인 기간의 비율이 l/2M이상, (2M-1)/2M이하로, 또한, 1/2M의 정수배인 모든 펄스 신호를 발생하여, 선택기(115)에 출력한다. 임의의 기간 동안의 논리값이 "1"인 기간의 비율이 1/2M인 펄스 신호는, 논리값의 평균이 "1/2M"인 신호라 볼 수 있다. 또한, 임의의 기간 동안의 논리값이 "1"인 기간의 비율이 1/2M의 L배인 펄스 신호는, 논리값의 평균이 "L/2M"인 신호라 볼 수 있다. 따라서, 펄스 발생기(1l6)로부터는, 논리값의평균이 1/2M이상, 1 미만의 펄스 신호가 1/2M개로 되어 합계 2M-1개 출력되어, 선택기(115)에 공급되고 있는 것으로 볼 수 있다. 또한, 선택기(115)의 1개의 입력 단자를 접지하는 것에 의해, 선택기(115)에는, 논리값의 평균이 O 이상, 1 미만이며, 또한, 1/2M의 정수배인 2M개의 신호가 공급되고 있는 것으로 볼 수 있다.
다음에, 본 실시예 3에 따른 신호 처리 장치의 동작에 대해 설명한다.
우선, 영상 신호 입력 단자(l01)로부터는 N 비트의 영상 신호 S101이 입력되어, N 비트 가산기(103)의 입력(103A)에 공급된다. 또한, 휘도 제어 신호 입력 단자(102)로부터는 N+M 비트의 휘도 제어 신호 S102가 입력된다.
휘도 제어 신호 S102는, 상위 N 비트와 하위 M 비트로 분할되어, 상위 N 비트는 N 비트 가산기(103)의 입력(103B)에 공급된다. 또한, 하위 M 비트는 선택기(115)의 제어 신호로서 선택기(115)의 제어 입력(115S)에 공급된다.
펄스 발생기(116)로부터 출력된 2M-1개의 펄스 신호는 선택기(115)에 공급된다. 휘도 제어 신호 S102의 하위 M 비트인 제어 신호는, 10 진수 표현에서는, 0으로부터 2M-1까지의 정수값을 나타내고 있고, 이 제어 신호의 10 진수 표현이 K일 때에는, 선택기(115)는, 펄스 발생기(116)로부터의 입력과, 접지되어 있는 입력으로부터, 논리값의 평균이 1/2M의 K배인 신호를 선택하여, N 비트 가산기(103)의 자리수 올림 입력(103C)에 출력한다. 따라서, N 비트 가산기(106)의 자리수 올림입력(103C)에는 휘도 제어 신호 S102의 하위 M 비트에 l/2M을 승산한 신호가 공급되는 것으로 된다. 이 다음의 동작은, 실시예 1과 마찬가지이기 때문에, 그 설명을 생략한다.
이와 같이, 본 실시예 3에 따른 신호 처리 장치에 의하면, N 비트의 영상 신호 S101에 대해 N+M 비트의 휘도 제어 신호 S102의 상위 N 비트의 신호가 가산되고, 또한, 자리수 올림 입력으로서 입력된, 휘도 제어 신호 S102의 하위 M 비트의 신호에 1/2M을 승산한 신호의 가산이 이루어지기 때문에, 회로 규모를 증대시키는 일없이, N 비트의 영상 신호 S101에 대해, N+M 비트의 정밀도로 휘도 조정을 행하는 것이 가능해진다.
또, 본 실시예 3에 따른 펄스 발생기(116)가 발생하는 2M-1개의 펄스 신호는, 주기적인 펄스 신호이더라도, 주기적이 아니라, 불규칙한 펄스 신호이더라도 무방하다.
(실시예 4)
이하, 본 발명의 실시예 4에 따른 신호 처리 장치에 대해, 도면을 참조하면서 설명한다. 본 실시예 4에 따른 신호 처리 장치는, 실시예 3에 따른 M의 값을 2로 한 경우의 일례를 나타내는 것으로, 펄스 발생기(116)로서, 2 비트 계수기와 논리 게이트를 구비한 구성으로 되어 있다.
도 5는, 본 실시예 4에 따른 신호 처리 장치의 구성을 나타내는 블럭도이다.
도 5에 있어서, 본 실시예 4에 따른 신호 처리 장치는, N 비트 가산기(103)와, 제한기(104)와, 2 비트 계수기(l18)와, 논리 부정 게이트(119, 120)와, 논리곱 게이트(121, 122)와, 논리합 게이트(123)와, 선택기(124)를 구비한다. 또, N 비트 가산기(103), 및 제한기(104)에 관한 구성, 및 동작은, 실시예 1과 마찬가지이며, 그 설명을 생략한다.
2 비트 계수기(118)는, 펄스 신호 S117을 입력으로 하여, 펄스 신호 S117이 "1"로 변화된 회수가 계수되어, 이 값의 하위 2 비트(이하, "계수값"이라 함)가 출력된다. 즉, 2 비트 계수기(118)로부터는, "0", "1", "2", "3"의 4 종류의 계수값이 순차적으로 반복하여 출력된다.
선택기(124)는, 제어 단자(124S)에 입력된 2 비트의 신호에 의해, 입력(124A, 124B, 124C, 124D)에 입력된 신호중 어느 1개를 선택하여, 그 선택한 신호를 N 비트 가산기(103)에 출력한다.
다음에, 본 실시예 4에 따른 신호 처리 장치의 동작에 대해 설명한다.
우선, 펄스 신호 입력 단자(1l7)로부터 펄스 신호 S117이 2 비트 계수기(118)에 공급된다. 그리고, 2 비트 계수기(118)로부터 계수값이 출력된다. 또, 2 비트의 계수값중, 상위 비트는 출력(118A)으로부터 출력되고, 하위 비트는 출력(118B)으로부터 출력된다. 여기서, 펄스 신호 S117로서는, 예컨대, 실시예 2에서 설명한 수직 동기 신호, 수평 동기 신호, 화소 클럭 신호 등의 주기적인 펄스 신호가 이용된다.
계수값은 논리 게이트(119 내지 123)에 의해서 논리 연산되어, 그 결과의 신호 S124A, S124B, S124C는, 각각 선택기(124)의 입력 단자(124A, 124B, 124C)에 공급된다.
구체적으로는, 2 비트 계수기(118)의 출력(118A)으로부터의 신호는, 논리부 게이트(120)에 의해 반전되어, 논리곱 게이트(121, 122)에 입력된다. 출력(118B)으로부터의 신호는, 논리곱 게이트(122)에 입력된다. 또한, 출력(118B)으로부터의 신호가 논리부 게이트(119)에 의해 반전된 신호는, 논리곱 게이트(121)와, 논리합 게이트(123)에 입력되고, 또한, 신호 S124B로서 선택기(124)의 입력(l24B)에 공급된다. 논리곱 게이트(121)에 의해 구해진 논리곱은, 신호 S124C로서 선택기(124)의 입력 (l24C)에 입력된다. 논리곱 게이트(122)에 의해 구해진 논리곱은, 논리합 게이트(123)에 입력되고, 논리합 게이트(123)에 의해 구해진 논리합은, 신호 S124A로서, 선택기(124)의 입력(124A)에 입력된다.
도 6은, 실시예 4에 따른 신호 처리 장치의 각 신호의 변화를 나타내는 파형도이다.
도 6에 도시하는 바와 같이, 2 비트 계수기(118)에 있어서는, 펄스 신호 S117이 "1"로 변화된 회수가 계수된 계수값이 출력된다. 또한, 논리 게이트(l19 내지 123)에 의해서 논리 연산되어, 입력 단자(124A, 124B, 124C)에 공급되는 신호 S124A, S124B, S124C는, 도 6에 나타내는 바와 같다. 즉, 신호 Sl24A의 논리값은 계수값이 "3" 이외인 때에 "1"로 되고, 신호 S124B의 논리값은 계수값이 "0", 또는 "2"인 때에 "1"로 되며, 신호 S124C의 논리값은 계수값이 "0"인 때에만 "1"로 된다.
전술한 바와 같이, 계수값은 4 종류의 값을 취하고, 또한, 각각의 값의 출현확률은 4분의 1이다. 여기서, 선택기(l24)에 공급되는 각 신호에 주목하면, 예컨대, 신호 S124C의 논리값은 4 종류의 계수값중, 1 종류의 계수값일 때에 "1"로 된다. 즉, 신호 S124C의 논리값이 "1"인 기간은 전체의 4분의 1로 된다. 따라서, 신호 S124C는 논리값의 평균이 "0.25"인 신호라 볼 수 있다.
마찬가지로 해서, 신호 S124B의 논리값은 전체 기간의 4분의 2가 "1"이기 때문에, 논리값의 평균이 "0.5"인 신호라 볼 수 있고, 신호 S124A의 논리값은 전체 기간의 4분의 3이 "1"이기 때문에, 논리값의 평균이 "0.75"인 신호라 볼 수 있다.
또한, 선택기(124)의 나머지 1개의 입력 단자(124D)는 접지되어 있기 때문에, 선택기(124)에는, 논리값의 평균이 "0", "0.25", "0.5", "0.75"인 4개의 신호가 입력되어, 그들중 어느 하나가 제어 신호에 의해 선택되어 N 비트 가산기(103)의 자리수 올림 입력(103C)에 공급된다.
전술한 바와 같이, 선택기(124)의 제어 신호로서는 N+2 비트의 휘도 제어 신호 S102의 하위 2 비트가 공급되어 있고, 이 2 비트가 "0" 내지 "3"까지의 값을 나타낸다. 그리고, 이 값이 "0", "1", "2", "3"인 때에, 선택기(124)는, 각각 논리값의 평균이 "0", "0.25", "0.5", "0.75"인 신호를 선택하여, 출력한다. 따라서, N 비트 가산기(103)의 자리수 올림 입력(103C)에는 휘도 제어 신호 S102의 하위 2 비트의 값에 0.25를 승산한 값이 공급되게 된다. 이 다음의 동작은, 실시예 1과 마찬가지이기 때문에, 그 설명을 생략한다.
이와 같이, 본 실시예 4에 따른 신호 처리 장치에 의하면, N 비트의 영상 신호 S101에 대해 N+2 비트의 휘도 제어 신호 S102의 상위 N 비트의 신호가 가산되고, 또한, 자리수 올림 입력으로서 입력된, 휘도 제어 신호 S102의 하위 2 비트에 0.25를 승산한 신호의 가산이 이루어지기 때문에, 회로 규모를 증대시키는 일없이, N 비트의 영상 신호 S101에 대해, N+2 비트의 정밀도로 휘도 조정을 행하는 것이 가능해진다.
또한, 펄스 신호 S117의 펄스를 계수하여, 2 비트의 계수값을 출력하는 2 비트 계수기(118)와, 그 2 비트의 계수값에 대해 논리 연산을 행하고, 신호 S124A, S124B, S124C를 선택기(124)에 공급하는 논리 게이트(119 내지 123)를 구비함으로써, 실시예 3에 따른 펄스 발생기(116)를 간단한 구성에 의해 실현할 수 있다.
또, 상기 각 실시예에 있어서, 본 발명에 따른 신호 처리 장치는 N 비트 가산기(103)로부터의 출력에 대해, 제한기(104)에 의해 제한을 가한다고 했지만, 오프셋 조정 완료 영상 신호가 N+1 비트라도 좋은 경우에는, 본 발명에 따른 신호 처리 장치는, 제한기(104)를 구비하고 있지 않더라도 무방하다. 이 경우에는, N 비트 가산기(103)로부터의 N 비트 신호 S103과, 1 비트의 자리수 올림 출력 신호 S104로 구성되는 N+1 비트의 신호가 오프셋 조정 완료 영상 신호로 된다.
이상과 같이, 본 발명에 따른 신호 처리 장치는, 영상 신호의 휘도 조정을, 영상 신호에 오프셋값으로서의 휘도 제어 신호를 가산하는 것에 의해 실행하는 신호 처리 장치에 적합하다.

Claims (6)

  1. 논리값의 평균이 1/2인 1 비트의 펄스 신호를 발생하는 펄스 발생기와,
    N+1 비트(N은 1 이상의 정수)의 휘도 제어 신호의 최하위 비트의 신호에 근거하여, 상기 펄스 신호, 및 논리값이 O인 신호중 어느 하나를 선택하는 선택기와,
    N 비트의 영상 신호와, 상기 N+1 비트의 휘도 제어 신호의 상위 N 비트의 신호와, 상기 선택기에 의해 선택된 신호를 가산하는 N 비트 가산기
    를 구비한 것을 특징으로 하는 신호 처리 장치.
  2. 제 1 항에 있어서,
    상기 펄스 발생기는,
    각각 주기 신호의 펄스 회수를 계수하여, 계수 결과의 최하위 비트를 출력하는 복수의 계수기와,
    상기 복수의 계수기의 출력에 대해 배타적 논리합을 구하여, 1 비트의 펄스 신호로서 출력하는 단수 또는 복수의 배타적 논리합 게이트를 구비한 것을 특징으로 하는 신호 처리 장치.
  3. 제 1 항에 있어서,
    상기 펄스 발생기는,
    수직 동기 신호의 펄스 회수를 계수하여, 계수 결과의 최하위 비트를 출력하는 제 1 계수기와,
    수평 동기 신호의 펄스 회수를 계수하여, 계수 결과의 최하위 비트를 출력하는 제 2 계수기와,
    화소 클럭 신호의 펄스 회수를 계수하여, 계수 결과의 최하위 비트를 출력하는 제 3 계수기와,
    상기 제 1 내지 제 3 계수기의 출력중 어느 2개를 입력으로 하여, 배타적 논리합 연산을 행하는 제 1 배타적 논리합 게이트와,
    상기 제 1 배타적 논리합 게이트에 입력되지 않은 상기 제 1 내지 제 3 계수기의 출력, 및 상기 제 1 배타적 논리합 게이트의 연산 결과를 입력으로 하여, 배타적 논리합 연산을 행하고, 연산 결과를 1 비트의 펄스 신호로서 출력하는 제 2 배타적 논리합 게이트를 구비한 것을 특징으로 하는 신호 처리 장치.
  4. 논리값의 평균이 1/2M이상(M은 1 이상의 정수) 1 미만이며, 또한, 1/2M의 정수배인 2M-1개의 1 비트의 펄스 신호를 발생하는 펄스 발생기와,
    N+M 비트(N은 1 이상의 정수)의 휘도 제어 신호의 하위 M 비트의 신호에 근거하여, 상기 펄스 발생기가 발생하는 2M-1개의 1 비트의 펄스 신호, 및 논리값이 O인 신호중 어느 하나의 신호를 선택하는 선택기와,
    N 비트의 영상 신호와, 상기 N+M 비트의 휘도 제어 신호의 상위 N 비트의 신호와, 상기 선택기에 의해 선택된 신호를 가산하는 N 비트 가산기
    를 구비한 것을 특징으로 하는 신호 처리 장치.
  5. 논리값의 평균이 3/4, 2/4, 1/4인 3개의 l 비트 펄스 신호를 발생하는 펄스 발생기와,
    N+2 비트(N은 1 이상의 정수)의 휘도 제어 신호의 하위 2 비트의 신호에 근거하여, 상기 펄스 발생기가 발생한 3개의 1 비트의 펄스 신호, 및 논리값이 0인 신호중 어느 하나의 신호를 선택하는 선택기와,
    N 비트의 영상 신호와, 상기 N+2 비트의 휘도 제어 신호의 상위 N 비트의 신호와, 상기 선택기에 의해 선택된 신호를 가산하는 N 비트 가산기
    를 구비한 것을 특징으로 하는 신호 처리 장치.
  6. 제 5 항에 있어서,
    상기 펄스 발생기는,
    주기적인 펄스의 회수를 계수하여, 계수 결과의 하위 2 비트를 출력하는 계수기와,
    상기 계수기의 계수 결과에 대해 논리 연산을 행하여, 상기 3개의 1 비트의 펄스 신호를 출력하는 복수의 논리 게이트를 구비한 것을 특징으로 하는 신호 처리 장치.
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