KR100432137B1 - Chip scale package fabrication method - Google Patents

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Abstract

본 발명은 베어 칩 레벨의 패키지를 통해 칩 스케일 패키지에 대한 고 기능의 경박 단소화를 실현한다는 것으로, 이를 위하여 본 발명은, 리드 프레임 또는 기판, 솔더볼 등을 이용하는 종래의 칩 스케일 패키지와는 달리, 임의의 패턴을 갖는 다수의 금속 배선층이 형성되며 반도체 칩의 면적보다 적어도 작은 면적을 갖는 베이스 필름을 접착제를 이용하여 반도체 칩 상에 접착하고, 각 금속 배선층에 형성된 내부 패드와 대응하는 각 칩 패드를 와이어로 연결하며, 각 금속 배선층의 일단에 형성된 각 금속 리드의 상부 일부만이 노출되는 형태로 하여 반도체 칩의 상부를 밀봉하는 구조를 채용함으로써, 전체 패키지의 크기가 반도체 칩의 크기보다 적어도 크게 형성되는 종래 패키지와는 달리, 반도체 칩 크기와 동일한 크기로 형성할 수 있기 때문에 칩 스케일 패키지의 경박 단소화를 더욱 실현할 수 있는 것이다.The present invention realizes a high-performance, light-weight and shortened chip-to-package package through a bare chip-level package. For this purpose, unlike the conventional chip-scale package using a lead frame or a substrate, solder balls, etc., A plurality of metal wiring layers having an arbitrary pattern are formed, and a base film having an area of at least smaller than the area of the semiconductor chip is adhered onto the semiconductor chip with an adhesive, and each chip pad corresponding to the inner pads formed in each metal wiring layer is attached. By connecting the wires, the upper part of each metal lead formed at one end of each metal wiring layer is exposed so that the structure of sealing the upper part of the semiconductor chip is adopted so that the size of the entire package is at least larger than the size of the semiconductor chip. Unlike conventional packages, chips can be formed in the same size as semiconductor chips It is possible to further realize the thin and light reduction of the scale package.

Description

칩 스케일 패키지 제조 방법{CHIP SCALE PACKAGE FABRICATION METHOD}Chip scale package manufacturing method {CHIP SCALE PACKAGE FABRICATION METHOD}

본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 소형화, 경량화 등을 실현하는데 적합한 칩 스케일 패키지(CSP : chip scale package) 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package, and more particularly, to a chip scale package (CSP) suitable for realizing miniaturization, light weight, and the like, and a manufacturing method thereof.

최근 들어, 반도체 칩(반도체 소자) 등을 이용하는 거의 모든 전자 시스템(예를 들면, 컴퓨터, PCS, 셀룰러폰, PDA 등)은 소비자(이용자)들의 욕구 충족을 위해 점진적으로 고 기능화 및 경박 단소화 되어 가는 추세이고, 이러한 추세에 순응할 수 있는 설계 및 제조 공정 기술의 발전에 따라 전자 시스템에 채용되는 반도체 칩 또한 고 기능화 및 경박 단소화 되어 가고 있으며, 이러한 추세에 부응하여 반도체 패키지 또한 경박 단소화 되어 가고 있다. 이러한 조건들을 충족시킬 수 있는 기술중의 하나가 패키지 조립 기술의 일종인 칩 스케일 패키지(CSP)이다.In recent years, almost all electronic systems (eg, computers, PCS, cellular phones, PDAs, etc.) using semiconductor chips (semiconductor devices) have gradually been highly functionalized and lightly compacted to meet the needs of consumers (users). With the development of design and manufacturing process technologies that can adapt to these trends, semiconductor chips employed in electronic systems are also becoming more functional and lighter and shorter.In response to these trends, semiconductor packages are also lighter and shorter. I'm going. One of the technologies that can meet these conditions is a chip scale package (CSP), a kind of package assembly technology.

현재로서 알려진 칩 스케일 패키지로는, 일 예로서 도 6 및 도 7에 도시된 바와 같은 것이 있다.Chip scale packages known at present are as examples shown in FIGS. 6 and 7.

도 6을 참조하면, 전자의 종래 칩 스케일 패키지는, 일본의 후지쓰 등이 주로 사용하는 기술로서, 외부 단자인 리드 프레임(602)과 반도체 칩(604)의 하부에 형성된 솔더볼(606)간을 골드 와이어(608)로 연결하고, 반도체 칩(604)과 리드 프레임(602) 사이에 절연 필름(610)이 형성되며, 밀봉재(612)에 의해 반도체 칩(604)과 리드 프레임(602)이 둘러싸이는 형태로 밀봉되는 구조를 갖는다. 이러한 구조에서 패키지의 크기가 반도체 칩보다 대략 20% 정도 크게 된다.Referring to FIG. 6, the former conventional chip scale package is a technique mainly used by Fujitsu, Japan, and the like, between the lead frame 602 which is an external terminal and the solder ball 606 formed under the semiconductor chip 604. Connected by a wire 608, an insulating film 610 is formed between the semiconductor chip 604 and the lead frame 602, and the semiconductor chip 604 and the lead frame 602 are surrounded by the sealing material 612. It has a structure that is sealed in the form. In this structure, the size of the package is about 20% larger than that of the semiconductor chip.

도 7을 참조하면, 후자의 종래 칩 스케일 패키지는, 미국의 IBM 등이 주로 사용하는 기술로서, FR4, BT, 세라믹 등과 같은 단단한 재질의 기판(702) 상에 솔더볼(706)을 이용해 반도체 칩(704)이 탑재되고, 반도체 칩(704)과 기판(702) 사이가 밀봉재(708)에 의해 밀봉되며, 기판(702)의 하부에 솔더볼(710)들이 장착되는 구조를 갖는다. 이러한 구조에서 패키지의 크기는, 전자의 경우와 마찬가지로, 반도체 칩보다 대략 20% 정도 크게 된다.Referring to FIG. 7, the latter conventional chip scale package is a technology mainly used by IBM in the United States and the like, using a solder ball 706 on a rigid substrate 702 such as FR4, BT, ceramic, or the like. The 704 is mounted, the semiconductor chip 704 and the substrate 702 are sealed by the sealing material 708, and the solder balls 710 are mounted on the lower portion of the substrate 702. In this structure, the size of the package is about 20% larger than that of the semiconductor chip as in the case of the former.

따라서, 상술한 바와 같은 구조를 갖는 종래 칩 스케일 패키지는, 어느 정도의 경박 단소화를 실현할 수는 있지만, 그 구조 및 제조 공정 상의 특성(즉, 리드 프레임 또는 기판, 솔더볼의 사용 등)상 패키지의 크기를 반도체 칩(즉, 베어 칩)의 크기와 동일하게 하는데는 한계를 가질 수밖에 없었다.Therefore, although the conventional chip scale package having the above-described structure can realize some degree of light and small size reduction, the structure and the characteristics of the manufacturing process (ie, the use of a lead frame or a substrate, solder balls, etc.) There was no limit to making the size the same as that of the semiconductor chip (ie, the bare chip).

본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 베어 칩 레벨의 패키지를 통해 고 기능의 경박 단소화를 실현할 수 있는 칩 스케일 패키지 및 그 제조 방법을 제공하는데 그 목적이 있다.Disclosure of Invention The present invention has been made to solve the above-mentioned problems of the prior art, and an object thereof is to provide a chip scale package and a method of manufacturing the same, which are capable of realizing light and small reduction in functionality through a bare chip level package.

상기 목적을 달성하기 위한 일 관점에 따른 본 발명은, 다수의 칩 패드가 형성된 반도체 칩을 포함하는 칩 스케일 패키지에 있어서, 상부 상에 다수의 칩 패드가 일정한 간격으로 균일하게 배치된 상기 반도체 칩; 적어도 상기 반도체 칩보다 작은 크기를 가지며, 상기 각 칩 패드를 노출시키는 형태로 접착제 층을 통해 상기 반도체 칩 상에 접착된 베이스 필름; 임의의 패턴을 가지고 상기 베이스 필름 상에 분리 형성되며, 금속 라인을 통해 서로 연결되는 내부 패드와 외부 패드를 각각 갖는 다수의 금속 배선층; 상기 각 외부 패드 상에 형성된 다수의 금속 리드; 상기 각 내부 패드와 대응하는 칩 패드간을 전기적으로 연결하는 다수의 와이어; 및 각 금속 리드의 상부 일부를 제외한 상기 반도체 칩 상의 모든 부분을 매립하는 형태로 상기 반도체 칩 상에 형성된 밀봉재로 이루어진 칩 스케일 패키지를 제공한다.According to an aspect of the present invention, there is provided a chip scale package including a semiconductor chip having a plurality of chip pads, the semiconductor chip having a plurality of chip pads uniformly disposed at regular intervals thereon; A base film having a size at least smaller than that of the semiconductor chip and adhered to the semiconductor chip through an adhesive layer to expose each chip pad; A plurality of metal wiring layers formed on the base film with an arbitrary pattern and each having an inner pad and an outer pad connected to each other through metal lines; A plurality of metal leads formed on each outer pad; A plurality of wires electrically connecting the inner pads to the corresponding chip pads; And a sealing material formed on the semiconductor chip in a form in which all parts on the semiconductor chip except for the upper part of each metal lead are embedded.

상기 목적을 달성하기 위한 다른 관점에 따른 본 발명은, 다수의 칩 패드가 형성된 반도체 칩을 포함하는 칩 스케일 패키지를 제조하는 방법에 있어서, 적어도 상기 반도체 칩보다 작은 크기를 갖는 베이스 필름 상에 금속 배선 물질을 형성하는 과정; 식각 공정을 통해 상기 금속 배선 물질을 선택적으로 제거함으로써, 금속 라인을 통해 연결되는 내부 패드와 외부 패드를 각각 갖는 다수의 금속 배선층을 형성하는 과정; 상기 각 외부 패드의 상부에 소정 높이의 금속 리드를 형성하는 과정; 상기 베이스 필름의 하부에 접착제 층을 형성하는 과정; 상기 접착제 층을 이용하여 상기 각 칩 패드를 노출시키는 형태로 상기 반도체 칩 상에 상기 베이스 필름을 접착하는 과정; 본딩 공정을 통해 상기 각 내부 패드와 대응하는 각 칩 패드간을 와이어로 연결하는 과정; 및 각 금속 리드의 상부 일부를 제외한 상기 반도체칩 상의 모든 부분을 밀봉재로 밀봉하는 과정으로 이루어진 칩 스케일 패키지 제조 방법을 제공한다.According to another aspect of the present invention, there is provided a chip scale package including a semiconductor chip having a plurality of chip pads, the method comprising: metal wiring on a base film having a size smaller than at least the semiconductor chip; The process of forming a substance; Selectively removing the metallization material through an etching process, thereby forming a plurality of metallization layers each having an inner pad and an outer pad connected through the metal line; Forming a metal lead of a predetermined height on each of the outer pads; Forming an adhesive layer under the base film; Adhering the base film onto the semiconductor chip in a form of exposing the chip pads using the adhesive layer; Connecting wires between the respective inner pads and the corresponding chip pads through a bonding process; And sealing all parts of the semiconductor chip except for the upper part of each metal lead with a sealing material.

도 1은 본 발명의 일 실시 예에 따른 칩 스케일 패키지의 단면도,1 is a cross-sectional view of a chip scale package according to an embodiment of the present invention;

도 2a 내지 2f는 본 발명의 일 실시 예에 따라 칩 스케일 패키지를 제조하는 과정을 도시한 공정 순서도,2A through 2F are flowcharts illustrating a process of manufacturing a chip scale package according to an embodiment of the present invention;

도 3은 본 발명에 따른 칩 스케일 패키지의 제조를 위해 베이스 필름 상에 금속 라인에 의해 연결되는 외부 패드와 내부 패드를 형성한 구조의 일 예에 대한 평면도,3 is a plan view of an example of a structure in which an outer pad and an inner pad formed by a metal line on a base film for manufacturing a chip scale package according to the present invention;

도 4는 본 발명에 따른 칩 스케일 패키지의 제조를 위해 각각의 외부 패드 상에 금속 리드를 각각 형성한 베이스 필름을 반도체 칩 상에 접착한 구조의 일 예에 대한 평면도,4 is a plan view of an example of a structure in which a base film, each of which a metal lead is formed on each outer pad, is bonded onto a semiconductor chip for the manufacture of a chip scale package according to the present invention;

도 5는 본 발명의 다른 실시 예에 따른 칩 스케일 패키지의 단면도,5 is a cross-sectional view of a chip scale package according to another embodiment of the present invention;

도 6은 일 예에 따른 종래 칩 스케일 패키지의 단면도,6 is a cross-sectional view of a conventional chip scale package according to an example;

도 7은 다른 예에 따른 종래 칩 스케일 패키지의 단면도.7 is a cross-sectional view of a conventional chip scale package according to another example.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

102 : 베이스 필름 104 : 시드층102 base film 104 seed layer

106 : 확산 장벽층 108 : 보강층106: diffusion barrier layer 108: reinforcing layer

109 : 금속 배선층 110 : 외부 패드109: metal wiring layer 110: outer pad

112 : 내부 패드 114 : 금속 라인112: inner pad 114: metal line

116 : 금속 리드 118 : 접착제 층116: metal lead 118: adhesive layer

120 : 밀봉재 200 : 반도체 칩120: sealing material 200: semiconductor chip

202 : 칩 패드 204 : 와이어202: chip pad 204: wire

본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.The above and other objects and various advantages of the present invention will become more apparent from the preferred embodiments of the present invention described below with reference to the accompanying drawings by those skilled in the art.

이하 첨부된 도면을 참조하여 본 고안의 바람직한 실시 예에 대하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시 예에 따른 칩 스케일 패키지의 단면도로서, 베이스 필름(102)의 상부에 시드층(104), 확산 장벽층(106) 및 보강층(108)이 순차 형성되는 다층 구조로 되어 임의의 패턴을 갖는 다수의 금속 배선층(109)이 형성되고, 각 금속 배선층(109)의 상부에 있는 각 보강층(108)은, 일 예로서 도 3에 도시된 바와 같이, 금속 라인(114)을 통해 전기적으로 연결되는 외부 패드(110)와 내부 패드(112)로 구성된다. 또한, 각 외부 패드(110) 상에는 소정 두께의 금속 리드(116)들이 각각 형성되어 있다.1 is a cross-sectional view of a chip scale package according to an embodiment of the present invention, in which a seed layer 104, a diffusion barrier layer 106, and a reinforcement layer 108 are sequentially formed on a base film 102. And a plurality of metal wiring layers 109 having arbitrary patterns are formed, and each reinforcing layer 108 on top of each metal wiring layer 109 is, for example, a metal line 114 as shown in FIG. 3. It consists of an outer pad 110 and the inner pad 112 is electrically connected through. In addition, metal leads 116 having a predetermined thickness are formed on the respective external pads 110.

여기에서, 베이스 필름(102)의 재료로는 유리 전이 온도가 350℃ 이상이고, 연성 및 인성율이 강한 폴리이미드 계열이며, 그 크기는 반도체 칩(200)의 모서리 부분에 형성된 칩 패드(202)들이 노출될 수 있도록 각 칩 패드(202)와의 사이에 3mil 내지 6mil 정도의 간격을 갖도록 하는 것이 바람직하고, 그 두께는 대략 0.5mil 내지 2mil 정도가 바람직하다.Here, the material of the base film 102 is a polyimide series having a glass transition temperature of 350 ° C. or higher and a high ductility and toughness, and the size of the chip pad 202 formed at the corner portion of the semiconductor chip 200. It is desirable to have a gap of about 3 mils to 6 mils between each chip pad 202 so that they can be exposed, and the thickness thereof is preferably about 0.5 mils to 2 mils.

또한, 시드층(104)으로는 대략 1㎛ 내지 3mil 정도의 구리(Cu)를 사용할 수 있고, 확산 장벽층(106)으로는 니켈(Ni), 코발트, 크롬 또는 그들 중 2 이상의 금속 혼합물을 사용할 수가 있으며 그 두께는 대략 0.5㎛ 내지 1mil 정도가 바람직하며, 보강층(108)은 금속 배선의 전기적 특성 및 접착력을 보강하기 위한 것으로, 예를 들면 0.05㎛ 내지 2mil 정도의 두께를 갖는 골드(Au)를 사용할 수 있다.In addition, about 1 μm to about 3 mils of copper (Cu) may be used as the seed layer 104, and nickel (Ni), cobalt, chromium, or a mixture of two or more of them may be used as the diffusion barrier layer 106. The thickness thereof is preferably about 0.5 μm to 1 mil, and the reinforcement layer 108 is used to reinforce the electrical properties and adhesion of the metal wires, for example, gold (Au) having a thickness of about 0.05 μm to 2 mils. Can be used.

더욱이, 금속 라인(114)의 선폭은 대략 30㎛ 내지 6mil 정도가 바람직하며, 외부 패드(110)의 모양은 사각형이고 그 크기는 대략 0.35×0.35mm 내지 2×2mm 정도가 바람직하다. 또한, 내부 패드(112)의 모양은 원형 또는 사각형이며, 그 크기는 원형일 때 지름이 대략 0.5mil 내지 2mil 정도가 바람직하고, 사각형일 때 대략 1×1mil 내지 4×4mil 정도가 바람직하다.Further, the line width of the metal line 114 is preferably about 30 μm to about 6 mils, and the shape of the outer pad 110 is square and its size is preferably about 0.35 × 0.35 mm to about 2 × 2 mm. In addition, the shape of the inner pad 112 is circular or rectangular, the size is preferably about 0.5mil to 2mil in diameter when round, and about 1x1mil to 4x4mil when the square is preferable.

또한, 금속 리드(116)의 재료로는 MF202 합금42, olin194 및 195 등이 사용될 수 있고, 그 두께는 대략 0.35mm 내지 1.27mm 정도가 바람직하며, 그 크기는 대략 0.35×0.35mm 내지 2×2mm 정도가 바람직하다.In addition, as the material of the metal lead 116, MF202 alloy 42, olin194, 195, etc. may be used, and the thickness thereof is preferably about 0.35 mm to 1.27 mm, and the size is about 0.35 × 0.35 mm to 2 × 2 mm. Degree is preferred.

한편, 그 상부에 다수의 금속 배선층(109) 및 금속 리드(116)가 형성된 베이스 필름(102)은 그 하부에 형성된 접착제 층(118)을 통해 반도체 칩(또는 베어 칩)(200) 상의 내부, 보다 상세하게는, 반도체 칩(200)의 외곽 모서리 부분에 형성된 각 칩 패드(202)들을 덮지 않는 정도로 하여 접착된다. 즉, 베이스 필름(102)은 접착제 층(118)을 통해 반도체 칩(200)의 각 칩 패드(202)의 내측 부분의 상부에 접착된다.Meanwhile, the base film 102 having the plurality of metal wiring layers 109 and the metal leads 116 formed thereon is formed on the semiconductor chip (or bare chip) 200 through the adhesive layer 118 formed at the bottom thereof. More specifically, the chip pads 202 formed on the outer edges of the semiconductor chip 200 are bonded to each other to a degree that does not cover the chip pads 202. That is, the base film 102 is adhered to the top of the inner portion of each chip pad 202 of the semiconductor chip 200 through the adhesive layer 118.

여기에서, 접착제 층(118)의 성분으로는 에폭시 또는 폴리이미드 계열이면서유리 전이 온도가 상대적으로 높은 특성을 갖는 것이 바람직하며, 그 두께로는 대략 20㎛ 내지 2mil 정도가 바람직하다.Here, it is preferable that the adhesive layer 118 is epoxy or polyimide-based, and has a relatively high glass transition temperature. The thickness of the adhesive layer 118 is preferably about 20 μm to 2 mil.

또한, 각 금속 배선층(109) 상에 형성된 각 내부 패드(112)들은 와이어(204)를 반도체 칩(200)내 대응하는 각 칩 패드(202)들에 전기적으로 접속되며, 반도체 칩(200)의 상부 중에서 각 금속 리드(116)의 상부 일부(예를 들면, 금속 리드 상부의 대략 0.1mm 내지 1mm 정도)를 제외한 나머지 부분들은 밀봉재(120)에 의해 밀봉된다. 여기에서, 밀봉재(120)의 성분으로는 큐어링 후의 부피 손실이 큐어링 전의 부피 대비 5% 이하인 것이 바람직하다.In addition, each of the inner pads 112 formed on each metal wiring layer 109 electrically connects the wire 204 to corresponding chip pads 202 in the semiconductor chip 200. The remaining portions of the upper portion except for the upper portion of each metal lead 116 (for example, about 0.1 mm to about 1 mm of the upper portion of the metal lead) are sealed by the sealing material 120. Here, as the component of the sealing material 120, the volume loss after curing is preferably 5% or less of the volume before curing.

따라서, 상술한 바와 같은 구조를 갖는 본 발명의 칩 스케일 패키지는, 리드 프레임 또는 기판, 솔더볼 등을 이용하는 종래의 칩 스케일 패키지와는 달리, 임의의 패턴을 갖는 다수의 금속 배선층이 형성되며 반도체 칩의 면적보다 적어도 작은 면적을 갖는 베이스 필름을 접착제를 이용하여 반도체 칩 상에 접착하고, 각 금속 배선층에 형성된 내부 패드와 대응하는 각 칩 패드를 와이어로 연결하며, 각 금속 배선층의 일단에 형성된 각 금속 리드의 상부 일부만이 노출되는 형태로 하여 반도체 칩의 상부를 밀봉하는 구조를 채용함으로써, 전체 패키지의 크기가 반도체 칩의 크기보다 적어도 크게 형성되는 종래 패키지와는 달리, 반도체 칩 크기와 동일한 크기(즉, 베어 칩의 크기)로 형성할 수 있기 때문에 패키지의 경박 단소화를 더욱 촉진시킬 수 있다.Therefore, the chip scale package of the present invention having the structure as described above, unlike the conventional chip scale package using a lead frame or a substrate, a solder ball, etc., a plurality of metal wiring layers having an arbitrary pattern is formed and A base film having an area of at least smaller than the area is adhered onto the semiconductor chip by using an adhesive, the inner pads formed on each metal wiring layer and the corresponding chip pads are wired, and each metal lead formed on one end of each metal wiring layer. By employing a structure that seals the upper portion of the semiconductor chip in such a manner that only a portion of the upper portion thereof is exposed, unlike the conventional package in which the size of the entire package is formed at least larger than the size of the semiconductor chip, the same size as the semiconductor chip size (that is, Size of the bare chip), it is possible to further promote the light and thin shortening of the package.

다음에, 상술한 바와 같은 구조를 갖는 본 발명의 칩 스케일 패키지를 제조하는 과정에 대하여 설명한다.Next, a process of manufacturing the chip scale package of the present invention having the structure as described above will be described.

도 2a 내지 2f는 본 발명의 일 실시 예에 따라 칩 스케일 패키지를 제조하는 과정을 도시한 공정 순서도이다.2A through 2F are flowcharts illustrating a process of manufacturing a chip scale package according to an embodiment of the present invention.

도 2a를 참조하면, 순차적인 증착 공정을 수행함으로써 베이스 필름, 예를 들면 유리 전이 온도가 350℃ 이상이며, 연성 및 인성율이 강한 폴리이미드 계열의 베이스 필름(102)의 상부에 시드 물질(104a), 확산 장벽 물질(106a) 및 보강 물질(108a)을 순차 형성한다. 이때, 베이스 필름(102)의 두께는 대략 0.5mil 내지 2mil 정도가 바람직하며, 그 크기는 후속하는 공정을 통해 하부에 접착될 반도체 칩의 모서리 부분에 형성된 칩 패드들이 노출될 수 있도록 각 칩 패드와의 사이에 3mil 내지 6mil 정도의 간격을 갖는 크기가 바람직하다.Referring to FIG. 2A, a seed material 104a is formed on a base film, for example, a polyimide-based base film 102 having a glass transition temperature of 350 ° C. or higher and a high ductility and toughness by performing a sequential deposition process. ), Diffusion barrier material 106a and reinforcing material 108a are sequentially formed. At this time, the thickness of the base film 102 is preferably about 0.5mil to 2mil, the size of each chip pad so that the chip pads formed in the corner portion of the semiconductor chip to be bonded to the lower through the following process A size having an interval of about 3 mils to 6 mils between is preferable.

여기에서, 시드 물질(104a)로는 대략 1㎛ 내지 3mil 정도의 구리(Cu)를 사용할 수 있고, 확산 장벽 물질(106a)로는 니켈(Ni), 코발트, 크롬 또는 그들 중 2 이상의 금속 혼합물을 사용할 수가 있으며 그 두께는 대략 0.5㎛ 내지 1mil 정도가 바람직하며, 보강 물질(108a)로는 금속 배선의 전기적 특성 및 접착력을 보강하기 위한 것으로, 예를 들면 0.05㎛ 내지 2mil 정도의 두께를 갖는 골드(Au)를 사용할 수 있다.Here, about 1 μm to about 3 mils of copper (Cu) may be used as the seed material 104a, and nickel (Ni), cobalt, chromium, or a mixture of two or more of them may be used as the diffusion barrier material 106a. The thickness thereof is preferably about 0.5 μm to 1 mil, and the reinforcing material 108a is used to reinforce the electrical properties and adhesion of the metal wiring. For example, gold (Au) having a thickness of about 0.05 μm to 2 mil is used. Can be used.

다음에, 보강 물질(108a)의 상부 전면에 포토 레지스트(PR)를 도포한 후에 노광 및 현상 공정을 수행함으로써 보강 물질(108a)의 상부에 임의의 패턴을 갖는 식각 마스크를 형성하고, 이 식각 마스크를 이용하는 식각 공정을 순차적으로 수행하여 보강 물질(108a), 확산 장벽 물질(106a) 및 시드 물질(104a)의 일부를 선택적으로 식각한 후 식각 마스크를 제거함으로써, 일 예로서 도 2b에 도시된 바와 같이, 베이스 필름(102)의 상부 일부를 선택적으로 노출시키는 다수의 금속 배선층(109), 즉 시드층(104), 확산 장벽층(106) 및 보강층(108)으로 된 다수의 금속 배선층(109)을 형성한다.Next, after the photoresist PR is applied to the entire upper surface of the reinforcing material 108a, an exposure and development process is performed to form an etching mask having an arbitrary pattern on the upper part of the reinforcing material 108a. Etching is performed sequentially to selectively etch a portion of the reinforcing material 108a, the diffusion barrier material 106a and the seed material 104a and then remove the etch mask, as shown in FIG. 2B as an example. Likewise, a plurality of metal wiring layers 109 comprising a plurality of metal wiring layers 109, that is, a seed layer 104, a diffusion barrier layer 106 and a reinforcing layer 108, which selectively expose a top portion of the base film 102. To form.

이때, 각 금속 배선층(109)은 일 예로서 그 평면을 도시한 도 3에 도시된 바와 같이, 외부 패드(110)와 내부 패드(112)가 금속 라인(114)을 통해 연결되는 구조를 갖는다. 즉, 각 보강층(108)의 일단은 외부 패드(110)로 이용되고 타단은 내부 패드(112)로 이용된다.At this time, each metal wiring layer 109 has a structure in which the outer pad 110 and the inner pad 112 are connected through the metal line 114 as shown in FIG. That is, one end of each reinforcing layer 108 is used as the outer pad 110 and the other end is used as the inner pad 112.

여기에서, 금속 라인(114)의 선폭은 대략 30㎛ 내지 6mil 정도가 바람직하며, 외부 패드(110)의 모양은 사각형이고 그 크기는 대략 0.35×0.35mm 내지 2×2mm 정도가 바람직하다. 또한, 내부 패드(112)의 모양은 사각형이며 그 크기는 대략 1×1mil 내지 4×4mil 정도가 바람직하다.Here, the line width of the metal line 114 is preferably about 30 μm to 6 mil, and the shape of the outer pad 110 is quadrangular and its size is preferably about 0.35 × 0.35 mm to 2 × 2 mm. In addition, the shape of the inner pad 112 is rectangular and preferably about 1 × 1 mil to 4 × 4 mil in size.

한편, 본 발명의 실시 예에서는 내부 패드(112)의 모양을 사각형으로 하여 설명하였으나, 본 발명이 반드시 이에 국한되는 것은 아니며, 모양을 원형으로 하고 그 크기는 대략 0.5mil 내지 2mil 정도의 지름으로 할 수도 있다.Meanwhile, in the embodiment of the present invention, the shape of the inner pad 112 is described as a rectangle, but the present invention is not necessarily limited thereto. The shape of the inner pad 112 may be circular and its size may be about 0.5 mil to 2 mil in diameter. It may be.

다음에, 소정의 공정 조건, 예를 들면 온도 300 내지 350℃, 시간 1sec 내지 30sec, 압력 20gf 내지 50gf/단위 면적 100×100 의 공정 조건에서 공융 본딩(eutectic bonding) 공정을 수행함으로써, 일 예로서 도 2c에 도시된 바와 같이, 각 외부 패드(110)의 상부에 금속 리드(116)를 형성한다. 여기에서, 금속 리드(116)의 두께는 대략 0.35mm 내지 1.27mm 정도가 바람직하고, 그 크기는 대략 0.35×0.35mm 내지 2×2mm 정도가 바람직하며, 그 재료로는, 예를 들면 MF202합금42, olin194 및 195 등이 사용될 수 있다.Next, an eutectic bonding process is performed under predetermined process conditions, for example, process conditions of temperature 300 to 350 ° C., time 1 sec to 30 sec, and pressure 20 gf to 50 gf / unit area 100 × 100, for example. As shown in FIG. 2C, metal leads 116 are formed on top of each outer pad 110. Here, the thickness of the metal lead 116 is preferably about 0.35 mm to 1.27 mm, and the size thereof is preferably about 0.35 × 0.35 mm to 2 × 2 mm, and the material is, for example, MF202 alloy 42. , olin194 and 195 and the like can be used.

이어서, 필름 형태의 접착제를 붙이거나 혹은 스크린 프린팅 등의 방법을 이용함으로써, 일 예로서 도 2d에 도시된 바와 같이, 베이스 필름(102)의 하부에 접착제 층(118)을 형성하는데, 접착제 층(118)의 성분으로는 에폭시 또는 폴리이미드 계열이면서 유리 전이 온도가 상대적으로 높은 특성을 갖는 것이 바람직하며, 그 두께로는 대략 20㎛ 내지 2mil 정도가 바람직하다.Subsequently, by attaching an adhesive in the form of a film or using a method such as screen printing, an adhesive layer 118 is formed below the base film 102 as an example, as shown in FIG. 2D. The component of 118) is preferably epoxy or polyimide-based and has a relatively high glass transition temperature, and preferably about 20 μm to 2 mils in thickness.

다음에, 접착제 층(118)을 이용하여 베이스 필름(102)을 반도체 칩(200)의 상부 내측, 즉 외곽 모서리 부분에 형성된 칩 패드(202)들 사이의 상부 내측에 부착한다. 여기에서, 접착제 층(118)을 반도체 칩(200)상에 부착하는 공정 조건(큐어링 공정 조건)은, 예를 들면 100×100㎛의 단위 면적 당, 온도 250 내지 350℃, 시간 1sec 내지 10sec, 압력 30gf 내지 50gf 이다.Next, the adhesive layer 118 is used to attach the base film 102 to the upper inner side of the semiconductor chip 200, that is, the upper inner side between the chip pads 202 formed at the outer edge portion. Here, the process conditions (cure process conditions) for attaching the adhesive layer 118 on the semiconductor chip 200 are, for example, a temperature of 250 to 350 ° C. and a time of 1 sec to 10 sec per unit area of 100 × 100 μm. And pressure 30gf to 50gf.

이때, 베이스 필름(102)의 크기가 서로 마주하는 외곽 모서리 부분에 형성된 칩 패드(202) 사이의 크기보다 작기 때문에, 일 예로서 도 4에 도시된 바와 같이, 베이스 필름(102)은 반도체 칩(200)의 외곽 모서리 부분에 형성된 각 칩 패드(202)들을 덮지 않는 형태로 접착된다.At this time, since the size of the base film 102 is smaller than the size between the chip pads 202 formed in the outer corner portions facing each other, as shown in FIG. 4 as an example, the base film 102 is a semiconductor chip ( Each chip pad 202 formed at the outer edge portion of the 200 is bonded in a form not covering the chip pads 202.

도 2e를 참조하면, 본딩 공정을 수행함으로써, 각 금속 배선층(109) 상에 형성된 각 내부 패드(112)와 대응하는 각 칩 패드(202)간을 와이어(204)로 연결, 즉 전기적으로 접속시킨다.Referring to FIG. 2E, by performing a bonding process, wires 204 are connected, ie, electrically connected, between the respective inner pads 112 formed on the metallization layer 109 and the corresponding chip pads 202. .

마지막으로, 밀봉 공정(또는 몰딩 공정)을 수행하여 각 금속 배선층(109)의 일단에 소정 높이로 형성된 각 금속 리드(116)의 상부 일부(예를 들면, 금속 리드상부의 대략 0.1mm 내지 1mm 정도)를 제외한 나머지 부분들을 밀봉재(120)로 밀봉하고, 이어서 큐어링 공정을 수행함으로써, 일 예로서 도 2f에 도시된 바와 같이, 칩 스케일 패키지의 제조를 완료한다. 이때, 사용되는 밀봉재(120)의 성분으로는 큐어링 후의 부피 손실이 큐어링 전의 부피 대비 5% 이하인 것이 바람직하다.Finally, a sealing process (or a molding process) is performed to form an upper portion of each metal lead 116 (for example, approximately 0.1 mm to 1 mm above the metal lead) formed at one end of each metal wiring layer 109 at a predetermined height. The remaining portions except for) are sealed with the sealing material 120, and then the curing process is performed to complete the manufacture of the chip scale package, as shown in FIG. 2F as an example. At this time, as a component of the sealing material 120 used, the volume loss after curing is preferably 5% or less of the volume before curing.

한편, 본 발명에 따른 칩 스케일 패키지는, 반도체 칩 상의 칩 패드들을 외곽 모서리 부분에 배치하고, 각 내부 패드가 외측에 형성되고 각 외부 패드가 내측에 형성되는 다수의 금속 배선층을 갖는 베이스 필름을 서로 마주하는 외곽 모서리 부분에 있는 칩 패드들 사이의 중앙 부분에 접착하며, 각 내부 패드와 대응하는 각 칩 패드간을 와이어로 연결하는 구조를 갖는 전술한 구조에 한정되는 것은 아니다.On the other hand, in the chip scale package according to the present invention, the chip pads on the semiconductor chip are disposed at the outer corners, and each base pad has a base film having a plurality of metal wiring layers formed on the outside and each outside pad is formed on each other. It is not limited to the above-described structure having a structure that adheres to a central portion between chip pads at opposite outer edge portions and connects wires between respective inner pads and corresponding chip pads.

즉, 도 5는 본 발명의 다른 실시 예에 따른 칩 스케일 패키지의 단면도로서, 동 도면에서는 이해의 증진을 위해 도 1에 도시된 칩 스케일 패키지와 동일한 구성부재에 대해서 동일한 참조번호로서 표시하였다.That is, FIG. 5 is a cross-sectional view of a chip scale package according to another embodiment of the present invention, and the same reference numerals are used for the same constituent members as the chip scale package shown in FIG.

도 5를 참조하면, 본 발명에 따른 칩 스케일 패키지는 반도체 칩 상의 칩 패드들을 대략 중앙 부분에 배치시키고, 다수의 금속 배선층을 각각 갖는 두 장의 베이스 필름을 각각 또는 동시에 제작하여 각 내부 패드가 반도체 칩의 중앙 부분에 위치하는 형태로 하여 각 베이스 필름을 반도체 칩 상에 접착하며, 각 내부 패드와 대응하는 각 칩 패드간을 와이어로 연결하는 구조로 제조할 수도 있으며, 그 제조 또한 본 발명의 바람직한 실시 예에서 제시하고 있는 과정들과 동일 내지 유사한 과정들을 통해 제조할 수 있음은 물론이다.Referring to FIG. 5, the chip scale package according to the present invention arranges chip pads on a semiconductor chip in a substantially central portion, and manufactures two base films each having a plurality of metal wiring layers, or simultaneously, so that each inner pad is a semiconductor chip. It is also possible to produce a structure in which each base film is adhered to a semiconductor chip in a form located at the center portion of the semiconductor chip, and a wire is connected between the respective inner pads and the corresponding chip pads. Of course, it can be manufactured through the same or similar processes to those shown in the examples.

이상 설명한 바와 같이 본 발명에 따르면, 리드 프레임 또는 기판, 솔더볼 등을 이용하는 종래의 칩 스케일 패키지와는 달리, 임의의 패턴을 갖는 다수의 금속 배선층이 형성되며 반도체 칩의 면적보다 적어도 작은 면적을 갖는 베이스 필름을 접착제를 이용하여 반도체 칩 상에 접착하고, 각 금속 배선층에 형성된 내부 패드와 대응하는 각 칩 패드를 와이어로 연결하며, 각 금속 배선층의 일단에 형성된 각 금속 리드의 상부 일부만이 노출되는 형태로 하여 반도체 칩의 상부를 밀봉하는 구조를 채용함으로써, 전체 패키지의 크기가 반도체 칩의 크기보다 적어도 크게 형성되는 종래 패키지와는 달리, 반도체 칩 크기와 동일한 크기(즉, 베어 칩의 크기)로 형성할 수 있으며, 이를 통해 칩 스케일 패키지의 경박 단소화를 더욱 실현할 수 있다.As described above, according to the present invention, unlike a conventional chip scale package using a lead frame, a substrate, solder balls, or the like, a plurality of metal wiring layers having an arbitrary pattern are formed and a base having an area at least smaller than that of a semiconductor chip. The film is adhered to the semiconductor chip using an adhesive, the inner pads formed on each metal wiring layer and the corresponding chip pads are connected by wires, and only the upper part of each metal lead formed at one end of each metal wiring layer is exposed. By employing a structure for sealing the upper portion of the semiconductor chip, unlike the conventional package in which the size of the entire package is formed at least larger than the size of the semiconductor chip, to form the same size (that is, the size of the bare chip) of the semiconductor chip This makes it possible to achieve even lighter and shorter chip scale packages.

Claims (49)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 다수의 칩 패드가 형성된 반도체 칩을 포함하는 칩 스케일 패키지를 제조하는 방법에 있어서,In the method of manufacturing a chip scale package comprising a semiconductor chip having a plurality of chip pads, 적어도 상기 반도체 칩보다 작은 크기를 갖는 베이스 필름 상에 금속 배선 물질을 형성하는 과정;Forming a metallization material on a base film having at least a size smaller than that of the semiconductor chip; 식각 공정을 통해 상기 금속 배선 물질을 선택적으로 제거함으로써, 금속 라인을 통해 연결되는 내부 패드와 외부 패드를 각각 갖는 다수의 금속 배선층을 형성하는 과정;Selectively removing the metallization material through an etching process, thereby forming a plurality of metallization layers each having an inner pad and an outer pad connected through the metal line; 상기 각 외부 패드의 상부에 소정 높이의 금속 리드를 형성하는 과정;Forming a metal lead of a predetermined height on each of the outer pads; 상기 베이스 필름의 하부에 접착제 층을 형성하는 과정;Forming an adhesive layer under the base film; 상기 접착제 층을 이용하여 상기 각 칩 패드를 노출시키는 형태로 상기 반도체 칩 상에 상기 베이스 필름을 접착하는 과정;Adhering the base film onto the semiconductor chip in a form of exposing the chip pads using the adhesive layer; 본딩 공정을 통해 상기 각 내부 패드와 대응하는 각 칩 패드간을 와이어로 연결하는 과정; 및Connecting wires between the respective inner pads and the corresponding chip pads through a bonding process; And 각 금속 리드의 상부 일부를 제외한 상기 반도체 칩 상의 모든 부분을 밀봉재로 밀봉하는 과정으로 이루어진 칩 스케일 패키지 제조 방법.And sealing all portions on the semiconductor chip except for the upper portion of each metal lead with a sealing material. 제 23 항에 있어서, 상기 베이스 필름은, 연성 및 인성율이 상대적으로 높고유리 전이 온도가 350℃ 이상인 폴리이미드 계열의 재료인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.The method of claim 23, wherein the base film is a polyimide-based material having a relatively high ductility and toughness and a glass transition temperature of 350 ° C. or higher. 제 24 항에 있어서, 상기 베이스 필름의 두께 범위는, 0.5mil 내지 2mil인 것을 것을 특징으로 하는 칩 스케일 패키지 제조 방법.25. The method of claim 24, wherein the thickness of said base film ranges from 0.5 mils to 2 mils. 제 23 항에 있어서, 상기 다수의 금속 배선층 형성 과정은:The method of claim 23, wherein the forming of the plurality of metal wiring layers comprises: 상기 베이스 필름 상에 시드 물질, 확산 장벽 물질 및 보강 물질을 순차 형성하는 과정;Sequentially forming a seed material, a diffusion barrier material and a reinforcing material on the base film; 식각 마스크를 이용하는 식각 공정을 통해 상기 시드 물질, 확산 장벽 물질 및 보강 물질의 일부를 선택적으로 순차 제거하여 상기 베이스 필름의 상부 일부를 선택적으로 노출시키는 과정; 및Selectively exposing a portion of the seed material, the diffusion barrier material, and the reinforcing material through an etching process using an etching mask to selectively expose an upper portion of the base film; And 상기 식각 마스크를 제거함으로써, 인접하는 금속 배선층과 전기적으로 서로 분리되며, 각 금속 라인을 통해 연결되는 상기 내부 패드와 외부 패드를 각각 갖는 상기 다수의 금속 배선층을 형성하는 과정을 포함하는 것을 특징으로 하는 칩 스케일 패키지 제조 방법.Removing the etch mask to form a plurality of metal wiring layers, each of which has an inner pad and an outer pad that are electrically separated from adjacent metal wiring layers and connected through each metal line. Chip scale package manufacturing method. 제 26 항에 있어서, 상기 시드 물질은, 구리인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.27. The method of claim 26, wherein the seed material is copper. 제 27 항에 있어서, 상기 시드 물질의 두께 범위는, 1㎛ 내지 3mil인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.28. The method of claim 27 wherein the thickness of the seed material ranges from 1 micron to 3 mils. 제 26 항에 있어서, 상기 확산 장벽 물질은, 니켈(Ni), 코발트, 크롬 또는 그들 중 2 이상이 혼합된 금속 혼합물인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.27. The method of claim 26, wherein the diffusion barrier material is nickel (Ni), cobalt, chromium, or a metal mixture of two or more thereof. 제 29 항에 있어서, 상기 확산 장벽 물질의 두께 범위는, 0.5㎛ 내지 1mil인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.30. The method of claim 29, wherein the thickness of the diffusion barrier material ranges from 0.5 microns to 1 mil. 제 26 항에 있어서, 상기 보강 물질은, 골드인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.27. The method of claim 26, wherein the reinforcing material is gold. 제 31 항에 있어서, 상기 보강 물질의 두께 범위는, 0.05㎛ 내지 2mil인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.32. The method of claim 31 wherein the thickness of said reinforcing material is between 0.05 microns and 2 mils. 제 26 항에 있어서, 상기 각 금속 라인의 선폭은, 30㎛ 내지 6mil의 범위인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.27. The method of claim 26, wherein the line width of each metal line is in the range of 30 microns to 6 mils. 제 23 항에 있어서, 상기 각 내부 패드는, 원형인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.24. The method of claim 23, wherein each of said inner pads is circular. 제 34 항에 있어서, 상기 각 내부 패드는, 직경이 0.5mil 내지 2mil 범위인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.35. The method of claim 34, wherein each inner pad has a diameter in the range of 0.5 mils to 2 mils. 제 23 항에 있어서, 상기 각 내부 패드는, 사각형인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.24. The method of claim 23, wherein each of said inner pads is rectangular. 제 36 항에 있어서, 상기 각 내부 패드는, 크기가 1mil×1mil 내지 4mil×4mil 범위인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.37. The method of claim 36, wherein each of said inner pads range in size from 1 mil x 1 mil to 4 mil x 4 mils. 제 23 항에 있어서, 상기 각 외부 패드는, 사각형인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.24. The method of claim 23, wherein each of said external pads is rectangular. 제 38 항에 있어서, 상기 각 외부 패드는, 크기가 0.35mm×0.35mm 내지 2mm×2mm 범위인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.39. The method of claim 38 wherein each of said external pads ranges in size from 0.35 mm x 0.35 mm to 2 mm x 2 mm. 제 23 항에 있어서, 상기 각 금속 리드의 형성은, 온도 300 - 350℃, 시간 1 - 3sec, 압력 20 - 50gf /100*100㎛ 단위 면적의 공정 조건에서 수행되는 것을 특징으로 하는 칩 스케일 패키지 제조 방법.24. The method of claim 23, wherein the formation of each of the metal lead, chip scale package manufacturing, characterized in that carried out at the processing conditions of the temperature 300-350 ℃, time 1-3 sec, pressure 20-50gf / 100 * 100㎛ unit area Way. 제 23 항 또는 제 40 항에 있어서, 상기 각 금속 리드의 재료는, MF202 합금42, olin194 또는 olin195인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.41. The method of claim 23 or 40 wherein the material of each metal lead is MF202 alloy 42, olin194 or olin195. 제 41 항에 있어서, 상기 각 금속 리드는, 두께가 0.35mm 내지 1.27mm 범위이고, 크기가 0.35×0.35mm 내지 2×2mm 범위인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.42. The method of claim 41 wherein each metal lead has a thickness in the range of 0.35 mm to 1.27 mm and a size in the range of 0.35 x 0.35 mm to 2 x 2 mm. 제 23 항에 있어서, 상기 접착제 층은, 스크린 프린팅 방법에 의해 형성되는 것을 특징으로 하는 칩 스케일 패키지 제조 방법.24. The method of claim 23 wherein the adhesive layer is formed by a screen printing method. 제 23 항 또는 제 43 항에 있어서, 상기 접착제 층은, 유리 전이 온도가 상대적으로 높은 에폭시 또는 폴리이미드 계열의 재료인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.44. The method of claim 23 or 43, wherein the adhesive layer is an epoxy or polyimide-based material having a relatively high glass transition temperature. 제 44 항에 있어서, 상기 접착제 층의 두께 범위는, 20㎛ 내지 2mil인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.45. The method of claim 44, wherein the thickness of the adhesive layer is in the range of 20 microns to 2 mils. 제 23 항에 있어서, 상기 반도체 칩으로의 베이스 필름의 접착은, 온도 250 - 350℃, 시간 1 - 10sec, 압력 30 - 50gf /100*100㎛ 단위 면적의 공정 조건에서수행되는 것을 특징으로 하는 칩 스케일 패키지 제조 방법.The chip according to claim 23, wherein the adhesion of the base film to the semiconductor chip is performed under process conditions of a temperature of 250-350 deg. C, a time of 1-10 sec, and a pressure of 30-50 gf / 100 * 100 m unit area. Scale package manufacturing method. 제 23 항에 있어서, 상기 밀봉재는, 열경화성 또는 열가소성의 성분을 갖는 재료인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.24. The method of claim 23, wherein the seal is a material having a thermosetting or thermoplastic component. 제 23 항 또는 제 47 항에 있어서, 상기 밀봉재의 외부로 노출되는 상기 각 금속 리드의 높이는, 0.1mm - 1mm의 범위인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.The method of manufacturing a chip scale package according to claim 23 or 47, wherein the height of each metal lead exposed to the outside of the sealing material is in the range of 0.1 mm to 1 mm. 제 23 항 또는 제 47 항에 있어서, 상기 밀봉재의 크기는, 상기 반도체 칩의 크기와 동일한 크기인 것을 특징으로 하는 칩 스케일 패키지 제조 방법.48. The method of claim 23 or 47, wherein the size of the sealing material is the same size as that of the semiconductor chip.
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