KR100429871B1 - Semiconductor device having a plurality of output signals - Google Patents
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Abstract
본 발명은 다수개의 출력 신호들을 갖는 반도체 장치에 관한 것으로서, 제1 신호에 응답하여 동작하는 제1 프리드라이버; 제2 신호에 응답하여 동작하는 제2 프리드라이버; 및 상기 제1 및 제2 프리드라이버들의 출력 신호들에 응답하여 신호를 외부로 출력하는 출력부를 구비하고, 상기 출력부의 접지 전압과 상기 제1 프리드라이버의 접지 전압은 제1 접지선으로부터 공급되고, 상기 출력부의 전원 전압과 상기 제2 프리드라이버의 전원 전압은 제1 파워선으로부터 공급되며, 상기 제1 프리드라이버의 전원 전압은 상기 제1 파워선을 통해서 전송되는 전원 전압과 다른 전원 전압을 공급하는 제2 파워선으로부터 공급되며, 상기 제2 프리드라이버의 접지 전압은 상기 제1 접지선을 통해서 전송되는 접지 전압과 다른 접지 전압을 공급하는 제2 접지선으로부터 공급됨으로써 출력 신호들의 스큐가 감소된다.The present invention relates to a semiconductor device having a plurality of output signals, comprising: a first predriver operating in response to a first signal; A second predriver operating in response to the second signal; And an output unit configured to output a signal to the outside in response to the output signals of the first and second predrivers, wherein a ground voltage of the output unit and a ground voltage of the first predriver are supplied from a first ground line. The power supply voltage of the output unit and the power supply voltage of the second predriver are supplied from a first power line, and the power supply voltage of the first predriver is configured to supply a power supply voltage different from the power supply voltage transmitted through the first power line. 2, the ground voltage of the second predriver is supplied from a second ground line that supplies a ground voltage different from the ground voltage transmitted through the first ground line, thereby reducing skew of output signals.
Description
본 발명은 반도체 장치에 관한 것으로서, 특히 다수개의 출력 신호들을 갖는 반도체 장치에 관한 것이다.The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a plurality of output signals.
반도체 메모리 장치는 입력되는 데이터를 저장하며, 저장된 데이터는 소정 신호에 의해 출력된다. 반도체 메모리 장치의 메모리 용량이 증가하면 입출력되는 데이터의 수도 증가한다.The semiconductor memory device stores input data, and the stored data is output by a predetermined signal. As the memory capacity of the semiconductor memory device increases, the number of data input / output increases.
도 1은 출력 신호가 다수개인 종래의 반도체 메모리 장치의 출력부의 회로도이다. 도 1을 참조하면, 출력부(111)는 다수개의 출력 드라이버들(DR1∼DRn)을 구비한다. 출력 드라이버들(DR1∼DRn)은 반도체 메모리 장치의 내부로부터 출력되는 신호들(DI1∼DIn)을 버퍼링(buffering)하여 출력 신호들(DQ1∼DQ3)을 출력한다. 출력 신호들(DQ1∼DQ3)은 반도체 메모리 장치의 외부로 전달된다. 각 출력 드라이버는 일반적으로 NMOS 트랜지스터와 PMOS 트랜지스터를 구비한다. 입력 신호들(DI1∼DIn)은 상기 MOS 트랜지스터들과 PMOS 트랜지스터들에 의해 스위칭 동작에 의해 논리 로우(logic low)에서 논리 하이(logic high)로 또는 논리 하이에서 논리 로우로 천이(transition)되어 출력된다.1 is a circuit diagram of an output unit of a conventional semiconductor memory device having a plurality of output signals. Referring to FIG. 1, the output unit 111 includes a plurality of output drivers DR1 to DRn. The output drivers DR1 to DRn buffer the signals DI1 to DIn output from the inside of the semiconductor memory device and output the output signals DQ1 to DQ3. The output signals DQ1 to DQ3 are transmitted to the outside of the semiconductor memory device. Each output driver typically has an NMOS transistor and a PMOS transistor. Input signals DI1 to DIn are transitioned from logic low to logic high or from logic high to logic low by a switching operation by the MOS transistors and the PMOS transistors and output. do.
입력 신호들(DI1∼DIn)이 출력부(111)로 동시에 입력될 경우, 상기 스위칭 동작때 출력부(111)의 출력단으로부터 많은 전류가 전원선(power line)(121) 또는접지선(ground line)(131)으로 흐른다. 이 때, 전원선(121) 또는 접지선(131)에 존재하는 기생 인덕턴스 성분에 의하여 출력 신호들(DQ1∼DQn)에는 스위칭 노이즈가 유입되며, 이로 인하여 출력 신호들(DQ1∼DQn)은 지연되거나 또는 출력 신호들(DQ1∼DQn)에 왜곡(distortion)이 발생한다. 상기 스위칭 노이즈는 전류의 시간에 대한 기울기에 비례하여 커진다. 즉, 전류가 많이 흐르면 많이 흐를수록 스위칭 노이즈는 커진다.When the input signals DI1 to DIn are simultaneously input to the output unit 111, a large amount of current flows from the output terminal of the output unit 111 in the switching operation to the power line 121 or the ground line. Flows to 131. At this time, switching noise flows into the output signals DQ1 to DQn by the parasitic inductance component present in the power line 121 or the ground line 131, and thus the output signals DQ1 to DQn are delayed or Distortion occurs in the output signals DQ1 to DQn. The switching noise increases in proportion to the slope of the current with respect to time. In other words, the more current flows, the larger the switching noise becomes.
상기 스위칭 노이즈는 출력부(111)로부터 동시에 출력되는 신호들의 수가 적을 때에는 별 문제가 되지 않는다. 그러나, 출력부(111)로부터 동시에 출력되는 신호들의 수가 많을 경우, 특히, 다수개의 출력 신호들 중 동일 방향으로 스위칭되는 출력 신호들의 수가 반대 방향으로 스위칭되는 출력 신호들의 수보다 많거나 적을 경우 상기 출력 신호들에는 동시 스위칭 노이즈(Simultaneous Switching Noise; SSN)로 인한 스큐(skew)가 크게 발생한다. 그 이유는 상기 NMOS 트랜지스터들과 PMOS 트랜지스터들의 게이트 전압들이 상기 전원 전압 또는 접지 전압의 파동(fluctuation)에 의해 변하기 때문이다. 상기 스큐는 반도체 메모리 장치의 출력 신호들(DQ1∼DQn)의 수가 많을수록, 상기 기생 인덕턴스 성분이 클수록, 고속 동작일수록 커지게 된다.The switching noise is not a problem when the number of signals simultaneously output from the output unit 111 is small. However, when the number of signals simultaneously output from the output unit 111 is large, in particular, the number of output signals switched in the same direction among the plurality of output signals is more or less than the number of output signals switched in the opposite direction. Significant skew due to simultaneous switching noise (SSN) occurs in the signals. This is because the gate voltages of the NMOS transistors and the PMOS transistors are changed by a fluctuation of the power supply voltage or the ground voltage. The skew increases as the number of output signals DQ1 to DQn of the semiconductor memory device increases, the larger the parasitic inductance component, and the higher the speed.
도 2a 내지 도 2c는 도 1에 도시된 출력부(111)로부터 16개의 출력 신호들이 동시에 출력될 때의 파형들을 도시한 도면이다.2A to 2C illustrate waveforms when 16 output signals are simultaneously output from the output unit 111 shown in FIG. 1.
도 2a는 16개의 출력 신호들이 동시에 출력되되 논리 하이에서 논리 로우로 동시에 천이되는 출력 신호들(DQ1∼DQ8)과 논리 로우에서 논리 하이로 동시에 천이되는 출력 신호들(DQ9∼DQ16)의 수가 동일할 경우의 출력 신호들(DQ1∼DQ16)의 파형도이다. 이와 같이, 논리 하이에서 논리 로우로 동시에 천이되는 출력 신호들(DQ1∼DQ8)과 논리 로우에서 논리 하이로 동시에 천이되는 출력 신호들(DQ9∼DQ16)의 수가 동일할 경우에는 출력 신호들(DQ1∼DQ16)에는 동시 스위칭 노이즈가 동일하게 발생하므로 출력 신호들(DQ1∼DQ16)에는 스큐가 발생하지 않는다.FIG. 2A shows that the number of output signals DQ1 to DQ8 simultaneously outputting 16 output signals but simultaneously transitioning from logic high to logic low and the number of output signals DQ9 to DQ16 simultaneously transitioning from logic low to logic high may be the same. This is a waveform diagram of the output signals DQ1 to DQ16 in the case. As such, when the number of output signals DQ1 to DQ8 that are simultaneously transitioned from logic high to logic low and the number of output signals DQ9 to DQ16 that are simultaneously transitioned from logic low to logic high are the same, the output signals DQ1 to DQ16 are the same. Since the simultaneous switching noise is generated equally in the DQ16, the skew does not occur in the output signals DQ1 to DQ16.
그러나, 도 2b와 같이 논리 하이에서 논리 로우로 동시에 천이되는 출력 신호들(DQ1∼DQ15)의 수가 논리 로우에서 논리 하이로 천이되는 출력 신호(DQ16)의 수보다 훨씬 많을 경우와, 도 2c와 같이 논리 로우에서 논리 하이로 동시에 천이되는 출력 신호들(DQ1∼DQ15)의 수가 논리 하이에서 논리 로우로 동시에 천이되는 신호(DQ16)의 수보다 많을 경우에는 출력 신호들(DQ1∼DQ16)에는 동시 스위칭 노이즈에 의한 스큐(t1,t2)가 크게 발생한다.However, as shown in FIG. 2B, the number of output signals DQ1 to DQ15 simultaneously transitioning from logic high to logic high is much greater than the number of output signals DQ16 transitioning from logic low to logic high. When the number of output signals DQ1 to DQ15 that simultaneously transitions from logic low to logic high is greater than the number of signals DQ16 that simultaneously transition to logic low to logic low, simultaneous switching noise is applied to the output signals DQ1 to DQ16. Skew (t1, t2) by a large generate | occur | produces.
본 발명이 이루고자하는 기술적 과제는 다수개의 출력들이 동시에 출력될 때 발생되는 스큐를 감소시키기 위한 반도체 장치를 제공하는 것이다.An object of the present invention is to provide a semiconductor device for reducing the skew generated when a plurality of outputs are output at the same time.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the invention, a brief description of each drawing is provided.
도 1은 출력 신호가 다수개인 종래의 반도체 메모리 장치의 출력부의 회로도이다.1 is a circuit diagram of an output unit of a conventional semiconductor memory device having a plurality of output signals.
도 2a 내지 도 2c는 도 1에 도시된 출력부로부터 다수개의 출력 신호들이 동시에 출력될 때의 파형들을 도시한 도면이다.2A to 2C illustrate waveforms when a plurality of output signals are simultaneously output from the output unit illustrated in FIG. 1.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 출력부의 회로도이다.3 is a circuit diagram of an output unit of a semiconductor device according to an embodiment of the present invention.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치의 출력부의 회로도이다.4 is a circuit diagram of an output unit of a semiconductor device in accordance with another embodiment of the present invention.
도 5a 및 도 5b는 도 4에 도시된 제1 버퍼와 제2 버퍼의 회로도들이다.5A and 5B are circuit diagrams of a first buffer and a second buffer shown in FIG. 4.
도 6은 도 4에 도시된 일부 신호들의 파형 및 타이밍도이다.6 is a waveform and timing diagram of some signals illustrated in FIG. 4.
도 7a는 도 4에 도시된 다수개의 프리드라이버들로 입력되는 신호들 중 다수개의 신호들이 논리 하이에서 논리 로우로 천이되고, 소수의 신호들이 논리 로우에서 논리 하이로 천이될 때 출력 신호들의 파형도이다.FIG. 7A is a waveform diagram of output signals when a plurality of signals transitioned from logic high to logic low among the signals input to the plurality of predrivers shown in FIG. 4 and FIG. to be.
도 7b는 도 4에 도시된 다수개의 프리드라이버들로 입력되는 신호들 중 다수개의 신호들이 논리 로우에서 논리 하이로 천이되고, 소수의 신호들이 논리 하이에서 논리 로우로 천이될 때 출력 신호들의 파형도이다.FIG. 7B is a waveform diagram of output signals when a plurality of signals transitioned from a logic low to a logic high and a few signals transition from a logic high to a logic low are input to the plurality of predrivers shown in FIG. to be.
상기 기술적 과제를 이루기 위하여 본 발명은,The present invention to achieve the above technical problem,
제1 신호에 응답하여 동작하는 제1 프리드라이버; 제2 신호에 응답하여 동작하는 제2 프리드라이버; 및 상기 제1 및 제2 프리드라이버들의 출력 신호들에 응답하여 신호를 외부로 출력하는 출력부를 구비하고, 상기 출력부의 접지 전압과 상기 제1 프리드라이버의 접지 전압은 제1 접지선으로부터 공급되고, 상기 출력부의 전원 전압과 상기 제2 프리드라이버의 전원 전압은 제1 파워선으로부터 공급되며, 상기 제1 프리드라이버의 전원 전압은 상기 제1 파워선을 통해서 전송되는 전원 전압과 다른 전원 전압을 공급하는 제2 파워선으로부터 공급되며, 상기 제2 프리드라이버의 접지 전압은 상기 제1 접지선을 통해서 전송되는 접지 전압과 다른 접지 전압을 공급하는 제2 접지선으로부터 공급된다.A first predriver operative in response to the first signal; A second predriver operating in response to the second signal; And an output unit configured to output a signal to the outside in response to the output signals of the first and second predrivers, wherein a ground voltage of the output unit and a ground voltage of the first predriver are supplied from a first ground line. The power supply voltage of the output unit and the power supply voltage of the second predriver are supplied from a first power line, and the power supply voltage of the first predriver is configured to supply a power supply voltage different from the power supply voltage transmitted through the first power line. 2 is supplied from a power line, and the ground voltage of the second predriver is supplied from a second ground line supplying a ground voltage different from the ground voltage transmitted through the first ground line.
바람직하기는 또, 상기 출력부는 상기 제1 및 제2 프리드라이버들의 출력 신호들을 반전시켜서 출력하는 인버터를 구비한다.Preferably, the output unit includes an inverter for inverting and outputting output signals of the first and second predrivers.
바람직하기는 또한, 상기 인버터는 상기 제1 프리드라이버의 출력 신호에 의해 게이팅되어 상기 전원 전압을 출력 노드로 전달하는 PMOS 트랜지스터; 및 상기 제2 프리드라이버의 출력 신호에 의해 게이팅되어 상기 접지 전압을 출력 노드로 전달하는 PMOS 트랜지스터를 구비하고, 상기 출력 노드로부터 상기 출력부의 출력 신호가 출력된다.Preferably, the inverter further comprises: a PMOS transistor gated by the output signal of the first predriver to transfer the power supply voltage to an output node; And a PMOS transistor gated by an output signal of the second predriver and transferring the ground voltage to an output node, and an output signal of the output unit is output from the output node.
바람직하기는 또한, 상기 출력부의 스위칭 동작시 상기 전원 전압과 접지 전압의 전압 변동폭을 일정하게 유지하기 위하여 상기 제1 파워선과 제1 접지선 사이에 연결된 디커플링 캐패시터를 구비한다.Preferably, the decoupling capacitor is connected between the first power line and the first ground line to maintain a constant voltage fluctuation range of the power supply voltage and the ground voltage during the switching operation of the output unit.
상기 기술적 과제를 이루기 위하여 본 발명은 또한,The present invention also to achieve the above technical problem,
다수개의 출력부들을 구비하는 반도체 장치에 있어서, 상기 각 출력부는 소정 노드에 드레인들이 연결되고 소오스들은 제1 전원전압을 인가받는 복수개의PMOS 트랜지스터들; 상기 복수개의 PMOS 트랜지스터들의 게이트들에 연결된 복수개의 제1 버퍼들; 상기 소정 노드에 드레인들이 연결되고 소오스들은 제1 접지 전압을 인가받는 복수개의 NMOS 트랜지스터들; 및 상기 복수개의 NMOS 트랜지스터들의 게이트들에 연결된 복수개의 제2 버퍼들을 구비하고, 상기 복수개의 제1 버퍼들은 상기 제1 접지전압을 공급받고 상기 복수개의 제2 버퍼들은 상기 제1 전원전압을 공급받으며, 반도체 장치의 내부에서 출력되는 신호가 소정 시간차를 가지고 상기 제1 및 제2 버퍼들로 입력되는 것을 특징으로 하는 반도체 장치를 제공한다.10. A semiconductor device having a plurality of outputs, each output unit comprising: a plurality of PMOS transistors having drains connected to a predetermined node and sources having a first power supply voltage; A plurality of first buffers connected to gates of the plurality of PMOS transistors; A plurality of NMOS transistors having drains connected to the predetermined node and having a source applied with a first ground voltage; And a plurality of second buffers connected to gates of the plurality of NMOS transistors, wherein the plurality of first buffers are supplied with the first ground voltage and the plurality of second buffers are supplied with the first power voltage. The semiconductor device is characterized in that a signal output from the inside of the semiconductor device is input to the first and second buffers with a predetermined time difference.
바람직하기는, 상기 제1 버퍼들의 접지단들은 상기 제1 접지전압을 전송하는 라인에 연결되고, 상기 제2 버퍼들의 전원단들은 상기 제1 전원전압을 전송하는 라인에 연결된다.Preferably, the ground terminals of the first buffers are connected to a line transmitting the first ground voltage, and the power terminals of the second buffers are connected to a line transmitting the first power voltage.
바람직하기는 또, 상기 내부에서 출력되는 신호가 논리 로우에서 논리 하이로 천이될 때 상기 PMOS 트랜지스터들이 먼저 비활성화되고난 다음에 상기 NMOS 트랜지스터들이 활성화되며, 상기 내부에서 출력되는 신호가 논리 하이에서 논리 로우로 천이될 때 상기 NMOS 트랜지스터들이 먼저 비활성화되고난 다음에 상기 PMOS 트랜지스터들이 활성화된다.Preferably, when the internally output signal transitions from logic low to logic high, the PMOS transistors are first deactivated and then the NMOS transistors are activated, and the internally output signal is logic low at logic high. The NMOS transistors are first deactivated when transitioned to and then the PMOS transistors are activated.
바람직하기는 또한, 상기 출력부의 스위칭 동작시 상기 전원 전압과 접지 전압의 전압 변동폭을 일정하게 유지하기 위하여 상기 전원 전압을 전송하는 라인과 상기 접지 전압을 전송하는 라인 사이에 연결된 디커플링 캐패시터를 구비한다.Preferably, a decoupling capacitor is connected between the line for transmitting the power supply voltage and the line for transmitting the ground voltage to maintain a constant voltage fluctuation range between the power supply voltage and the ground voltage during the switching operation of the output unit.
상기 본 발명에 의하여 출력 신호들의 스큐가 대폭적으로 감소된다.The skew of the output signals is greatly reduced by the present invention.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings which illustrate preferred embodiments of the present invention and the contents described in the accompanying drawings.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.
도 3은 본 발명의 일 실시예에 따른 반도체 장치, 예컨대 반도체 메모리 장치의 출력부(311)의 회로도이다. 도 3을 참조하면, 출력부(311)는 제1 및 제2 프리드라이버(Predriver)들(331,332)과 출력 드라이버(321)를 구비한다. 출력 드라이버(321)는 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)를 구비하고, 제1 및 제2 프리드라이버들(331,332)은 각각 인버터를 구비한다. 제1 및 제2 프리드라이버들(331,332)은 다른 여러 가지 회로로 구성할 수도 있다.3 is a circuit diagram of an output unit 311 of a semiconductor device, for example, a semiconductor memory device, according to an embodiment of the present invention. Referring to FIG. 3, the output unit 311 includes first and second predrivers 331 and 332 and an output driver 321. The output driver 321 includes a PMOS transistor P1 and an NMOS transistor N1, and the first and second predrivers 331 and 332 each include an inverter. The first and second predrivers 331 and 332 may be configured by various other circuits.
도 3에는 설명의 편의상 출력부(311)가 하나의 출력 드라이버(321)와 두 개의 프리드라이버들(331,332)만 구비하고 있는 것으로 도시되어 있으나 실제로는 출력부(311)는 다수개의 출력 드라이버들과 다수개의 프리드라이버들을 구비한다. 이 때, 다수개의 출력 드라이버들끼리 병렬로 연결되고, 다수개의 프리드라이버들끼리 병렬로 연결된다. 따라서, 출력부(311)로부터 다수개의 출력 신호들이 동시에 출력될 수 있다.In FIG. 3, for convenience of description, the output unit 311 includes only one output driver 321 and two predrivers 331 and 332. However, the output unit 311 may include a plurality of output drivers. It has a plurality of predrivers. At this time, a plurality of output drivers are connected in parallel, and a plurality of predrivers are connected in parallel. Therefore, a plurality of output signals may be output from the output unit 311 at the same time.
제1 전원선(341)으로부터 제1 전원 전압(VDDQ)이 출력 드라이버(321)에 공급되고, 제2 전원선(342)으로부터 제2 전원 전압(VDD-PRE)이 제1 프리드라이버(331)에 공급된다. 제1 프리드라이버(331)는 제1 전원선(341)으로부터 제1 전원전압(VDDQ)을 공급받을 수도 있으며 그 효과는 동일하다. 제1 접지선(351)으로부터 제1 접지 전압(VSSQ)이 출력 드라이버(321)에 공급되고, 제2 전원선(342)으로부터 제2 접지 전압(VDD-PRE)이 제2 프리드라이버(332)에 공급된다. 제2 프리드라이버(332)는 제1 접지선(351)으로부터 제1 접지 전압(VSSQ)을 공급받을 수도 있으며 그 효과는 동일하다.The first power supply voltage VDDQ is supplied to the output driver 321 from the first power supply line 341, and the second power supply voltage VDD-PRE is supplied from the second power supply line 342 to the first predriver 331. Supplied to. The first predriver 331 may receive the first power supply voltage VDDQ from the first power supply line 341, and the effect thereof is the same. The first ground voltage VSSQ is supplied to the output driver 321 from the first ground line 351, and the second ground voltage VDD-PRE is supplied to the second predriver 332 from the second power line 342. Supplied. The second predriver 332 may receive the first ground voltage VSSQ from the first ground line 351, and the effect is the same.
출력부(311)의 동작을 설명하기로 한다.The operation of the output unit 311 will be described.
먼저, 입력 신호(Vin_n)가 논리 하이에서 논리 로우로 천이될 때 NMOS 트랜지스터(N1)를 통해 흐르는 출력 전류(Ioutl)는 다음 수학식 1과 같다.First, when the input signal Vin_n transitions from logic high to logic low, the output current Ioutl flowing through the NMOS transistor N1 is expressed by Equation 1 below.
여기서, Vgn은 NMOS 트랜지스터(N1)의 게이트에 인가되는 전압이다. 다수개의 입력 신호들이 논리 하이에서 논리 로우로 천이될 때, 제1 접지 전압(VSSQ)은 동시 스위칭 노이즈에 의해 상승하게 된다. 전압(Vgn)은 그대로인 상태에서 제1 접지 전압(VSSQ)이 상승하면 NMOS 트랜지스터(N1)의 스위칭 속도가 늦어진다. 그에 따라 출력 신호(DQ1)의 천이 시간이 지연된다. NMOS 트랜지스터(N1)의 스위칭 속도가 늦어지면 늦어질수록 출력 신호(DQ1)의 천이 시간도 많이 지연된다. 따라서, 출력 신호(DQ1)의 천이 시간의 지연을 감소시키기 위해서는 전압(Vgn)을 증가시켜야 한다. 전압(Vgn)을 증가시키기 위해서는 전류(Ign)를 증가시켜야 한다. 전류(Ign)는 다음 수학식 2와 같다.Here, Vgn is a voltage applied to the gate of the NMOS transistor N1. When a plurality of input signals transition from logic high to logic low, the first ground voltage VSSQ is raised by simultaneous switching noise. When the first ground voltage VSSQ rises while the voltage Vgn remains the same, the switching speed of the NMOS transistor N1 becomes slow. As a result, the transition time of the output signal DQ1 is delayed. The slower the switching speed of the NMOS transistor N1, the longer the transition time of the output signal DQ1 is delayed. Therefore, in order to reduce the delay of the transition time of the output signal DQ1, the voltage Vgn must be increased. In order to increase the voltage Vgn, the current Ign must be increased. The current Ign is given by Equation 2 below.
제2 프리드라이버(332)는 제1 전원선(341)에서 공급받기 때문에 동시 스위칭 노이즈에 의해 제1 접지 전압(VSSQ)이 상승할 때 함께 상승한다. 디커플링 캐패시터(361)에 의해 제1 접지 전압(VSSQ)과 제1 전원 전압(VDDQ)의 전압 변동폭은 일정하게 유지된다. 이와 같이, 제1 전원 전압(VDDQ)이 증가하면 전류(Ign)가 증가하고, 전류(Ign)가 증가하면 전압(Vgn)의 상승 속도도 증가하게 된다. 전압(Vgn)이 증가하면 NMOS 트랜지스터(N1)의 스위칭 속도가 빨라지게 되므로, 결국 출력 신호(DQ1)의 천이 시간이 빨라진다.Since the second predriver 332 is supplied from the first power line 341, the second predriver 332 rises together when the first ground voltage VSSQ increases due to simultaneous switching noise. The voltage fluctuation range of the first ground voltage VSSQ and the first power supply voltage VDDQ is kept constant by the decoupling capacitor 361. As such, when the first power supply voltage VDDQ increases, the current Ign increases, and when the current Ign increases, the rising speed of the voltage Vgn also increases. As the voltage Vgn increases, the switching speed of the NMOS transistor N1 is increased, and thus, the transition time of the output signal DQ1 is increased.
이와 같이, 제2 프리드라이버(332)의 전원 전압을 제1 전원선(341)으로부터 공급받음에 따라 전압(Vgn)의 상승 속도가 증가하게 되며 따라서, 출력 신호(DQ1)가 논리 하이에서 논리 로우로 천이되는 시간이 빨라진다. 즉, 출력 신호(DQ1)가 천이될 때 지연되는 시간이 감소한다.As such, when the power supply voltage of the second predriver 332 is supplied from the first power supply line 341, the rising speed of the voltage Vgn increases, so that the output signal DQ1 is logic low at logic high. This will speed up the transition. That is, the time delayed when the output signal DQ1 transitions is reduced.
다음에, 입력 신호(Vin_p)가 논리 로우에서 논리 하이로 천이될 때 출력부(311)의 동작에 대해 설명한다.Next, the operation of the output unit 311 when the input signal Vin_p transitions from logic low to logic high will be described.
입력 신호(Vin_p)가 논리 하이이면 PMOS 트랜지스터(P1)가 활성화되어 PMOS 트랜지스터(P1)를 통해서 출력 전류(Iouth)가 흐른다. 출력 전류(Iouth)는 다음 수학식 3과 같다.When the input signal Vin_p is logic high, the PMOS transistor P1 is activated, and the output current Iouth flows through the PMOS transistor P1. The output current Iouth is expressed by Equation 3 below.
여기서, Vgp는 PMOS 트랜지스터(P1)의 게이트에 인가되는 전압이다. 동시 스위칭 노이즈로 인하여 제1 접지 전압이 상승할 때 디커플링 캐패시터(361)에 의해 제1 전원 전압(VDDQ)도 함께 상승하게 된다. 따라서, 입력 신호(Vin_p)가 논리 로우에서 논리 하이로 천이될 때 출력 전류(Iouth)가 증가한다. 출력 전류(Iouth)가 증가하면 출력 신호(DQ1)의 천이 시간이 빨라진다. 출력 전류(Iouth)와 출력 전류(Ioutl)의 전류량 차이로 인하여 출력부(311)로부터 출력되는 출력 신호들 사이에는 스큐가 크게 발생한다. 상기 스큐를 감소시키기 위해서는 출력 전류(Iouth)를 감소시켜야 하며, 출력 전류(Iouth)를 감소시키기 위해서는 전압(Vgp)을 상승시켜야 한다. 전압(Vgp)을 결정짓는 전류(Igp)는 다음 수학식 4와 같다.Here, Vgp is a voltage applied to the gate of the PMOS transistor P1. When the first ground voltage is increased due to the simultaneous switching noise, the first power supply voltage VDDQ is also increased by the decoupling capacitor 361. Thus, the output current Iouth increases when the input signal Vin_p transitions from logic low to logic high. As the output current Iouth increases, the transition time of the output signal DQ1 becomes faster. Due to the difference in the amount of current between the output current Iouth and the output current Ioutl, skew is greatly generated between the output signals output from the output unit 311. To reduce the skew, the output current Iouth must be reduced, and to reduce the output current Iouth, the voltage Vgp must be raised. The current Igp that determines the voltage Vgp is expressed by Equation 4 below.
여기서, VSSQ는 제1 프리드라이버의 접지 전압으로써 제1 접지선(351)으로부터 공급되는 제1 접지 전압이다. 제1 접지 전압(VSSQ)은 동시 스위칭 노이즈에 의해 증가된다. 따라서, 전류(Igp)는 감소하게 된다. 전류(Igp)가 감소한다는 것은 전압(Vgp)의 하강 속도가 감소한다는 것이 된다. 이것은 출력 드라이버(321)의 제1 전원 전압(VDDQ)과 전압(Vgp) 사이의 전압차를 감소시키게 되고, 그에 따라 PMOS 트랜지스터(P1)의 스위칭 속도가 늦추어진다. PMOS 트랜지스터(P1)의 스위칭 속도가 늦어지면 출력 신호(DQ1)의 천이 시간이 길어진다.Here, VSSQ is a first ground voltage supplied from the first ground line 351 as the ground voltage of the first predriver. The first ground voltage VSSQ is increased by simultaneous switching noise. Thus, the current Igp is reduced. The decrease in the current Igp means that the falling speed of the voltage Vgp decreases. This reduces the voltage difference between the first power supply voltage VDDQ and the voltage Vgp of the output driver 321, thereby slowing the switching speed of the PMOS transistor P1. When the switching speed of the PMOS transistor P1 is slow, the transition time of the output signal DQ1 becomes long.
이와 같이, 제1 프리드라이버(331)의 접지 전압(VSSQ)을 제1 접지선(351)으로부터 공급받음에 따라 PMOS 트랜지스터(P1)의 스위칭 속도가 늦어지고, 그에 따라 출력 신호(DQ1)가 논리 로우에서 논리 하이로 천이되는 시간이 늦어진다.As such, when the ground voltage VSSQ of the first predriver 331 is supplied from the first ground line 351, the switching speed of the PMOS transistor P1 is slowed, so that the output signal DQ1 is logic low. The time to transition to logic high at is slowed down.
상술한 바와 같이 제1 프리드라이버(331)의 접지 전압을 제1 접지선(351)으로부터 공급받음에 따라 소수의 출력 신호들이 논리 로우에서 논리 하이로 천이될 때 상기 소수의 출력 신호들의 천이 속도가 늦어지며, 제2 프리드라이버(332)의 전원 전압을 제1 파워선(341)으로부터 공급받게 됨에 따라 다수개의 출력 신호들이 논리 하이에서 논리 로우로 동시에 천이될 때 상기 다수개의 출력 신호들의 천이 속도는 빨라진다. 따라서, 상기 다수개의 출력 신호들과 상기 소수개의 출력 신호들의 스큐는 감소된다. 마찬가지로, 소수의 출력 신호들이 논리 하이에서 논리 로우로 동시에 천이되고, 다수개의 출력 신호들이 논리 로우에서 논리 하이로 천이될 때에도 상기 출력 신호들의 스큐는 감소된다.As described above, when the output voltage of the first predriver 331 is supplied from the first ground line 351, the transition speed of the output signals is slow when the output signals are transitioned from logic low to logic high. As the power supply voltage of the second predriver 332 is supplied from the first power line 341, the transition speed of the plurality of output signals becomes faster when the plurality of output signals are simultaneously transitioned from logic high to logic low. . Thus, skew of the plurality of output signals and the number of output signals is reduced. Similarly, the skew of the output signals is reduced even when a few output signals are transitioned from logic high to logic low at the same time and multiple output signals are transitioned from logic low to logic high.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치의 출력부의 회로도이다. 도 4를 참조하면, 출력부(401)는 출력 드라이버(411)와 프리드라이버(421) 및 디커플링 캐패시터(481)를 구비한다. 프리드라이버(421)는 제1 버퍼들(431∼433)및 제2 버퍼들(441∼443) 및 지연기들(451∼454)을 구비한다.4 is a circuit diagram of an output unit of a semiconductor device in accordance with another embodiment of the present invention. Referring to FIG. 4, the output unit 401 includes an output driver 411, a predriver 421, and a decoupling capacitor 481. The predriver 421 includes first buffers 431 to 433, second buffers 441 to 443, and delayers 451 to 454.
출력 드라이버(411)는 복수개의 PMOS 트랜지스터들(P1∼P3)과 복수개의 NMOS 트랜지스터들(N1∼N3)을 구비한다. PMOS 트랜지스터들(P1∼P3)의 드레인들은 소정 노드(ND1)에 연결되고, PMOS 트랜지스터들(P1∼P3)의 소오스들은 제1 파워선(471)으로부터 제1 전원 전압(VDDQ)을 인가받는다. PMOS 트랜지스터들(P1∼P3)의 게이트들에 제1 버퍼들(431∼433)의 출력 전압들(Vgp1∼Vgp3)이 인가된다. NMOS 트랜지스터들(N1∼N3)의 드레인들은 소정 노드(ND1)에 연결되고, NMOS 트랜지스터들(N1∼N3)의 소오스들은 제1 접지선(461)으로부터 제1 접지 전압(VSSQ)을 인가받는다. NMOS 트랜지스터들(N1∼N3)의 게이트들에 제2 버퍼들(441∼43)의 출력 전압들(Vgn1∼Vgn3)이 인가된다.The output driver 411 includes a plurality of PMOS transistors P1 to P3 and a plurality of NMOS transistors N1 to N3. Drains of the PMOS transistors P1 to P3 are connected to a predetermined node ND1, and sources of the PMOS transistors P1 to P3 receive a first power supply voltage VDDQ from the first power line 471. Output voltages Vgp1 to Vgp3 of the first buffers 431 to 433 are applied to gates of the PMOS transistors P1 to P3. Drains of the NMOS transistors N1 to N3 are connected to a predetermined node ND1, and sources of the NMOS transistors N1 to N3 receive a first ground voltage VSSQ from the first ground line 461. Output voltages Vgn1 to Vgn3 of the second buffers 441 to 43 are applied to gates of the NMOS transistors N1 to N3.
제1 및 제2 버퍼들(431∼433,441∼443)은 여러 가지 회로로 구성할 수 있으나 도 5a 및 도 5b에 도시된 바와 같이 인버터들을 구비하는 것을 예로 들어 설명한다. 제1 버퍼들(431-433)은 제1 접지선(461)으로부터 제1 접지 전압(VSSQ)을 공급받으며, 제1 버퍼들(431-433)의 전원 전압들은 제1 전원선(471)과 제2 전원선(472) 중 하나로부터 공급받는다. 제2 전원선(472)로부터 공급되는 전원 전압은 제1 전원 전압(VDDQ)보다 높거나 낮다. 제2 버퍼들(441-443)은 제1 파워선(471)으로부터 전원 전압을 공급받으며, 제2 버퍼들(441-443)의 접지 전압은 제1 접지선(461)과 제2 접지선(462) 중 하나로부터 공급받는다.The first and second buffers 431 to 433 and 441 to 443 may be configured with various circuits. However, the first and second buffers 431 to 433 and 441 to 443 are provided with inverters as illustrated in FIGS. 5A and 5B. The first buffers 431-433 are supplied with the first ground voltage VSSQ from the first ground line 461, and the power voltages of the first buffers 431-433 are the first power line 471 and the first power line 471. 2 is supplied from one of the power lines (472). The power supply voltage supplied from the second power supply line 472 is higher or lower than the first power supply voltage VDDQ. The second buffers 441-443 receive a power supply voltage from the first power line 471, and the ground voltages of the second buffers 441-443 are the first ground line 461 and the second ground line 462. From one of them.
반도체 장치의 내부에서 출력되는 신호들(Vin_p,Vin_n)이 제1 및 제2 버퍼들(431∼433,441∼443)로 인가된다. 입력 신호(Vin_p)는 지연기들(451,452)에 의해 소정 시간 지연되어 버퍼들(432,433)로 인가되고, 신호(Vin_n)는 지연기들(453,454)에 의해 소정 시간 지연되어 버퍼들(442,443)로 인가된다.Signals Vin_p and Vin_n output from the inside of the semiconductor device are applied to the first and second buffers 431 to 433 and 441 to 443. The input signal Vin_p is delayed by the delayers 451 and 452 for a predetermined time and applied to the buffers 432 and 433, and the signal Vin_n is delayed by the delayers 453 and 454 to the buffers 442 and 443. Is approved.
디커플링 캐패시터(481)는 제1 접지선(461)과 제1 전원선(471) 사이에 연결되며 제1 접지 전압(VSSQ)과 제1 전원 전압(VDDQ)이 동일한 변동폭을 유지하도록 해준다.The decoupling capacitor 481 is connected between the first ground line 461 and the first power line 471 to allow the first ground voltage VSSQ and the first power voltage VDDQ to maintain the same variation.
출력부(401)에는 출력 드라이버(411)와 프리드라이버(421)가 각각 하나만 도시되어 있으나 실제로 반도체 장치는 다수개의 출력 드라이버들과 다수개의 프리드라이버들을 구비한다. 다수개의 출력 드라이버들끼리 병렬로 연결되고, 다수개의프리드라이버들끼리 병렬로 연결된다. 따라서, 출력부(401)로부터 다수개의 출력 신호들이 동시에 출력될 수 있다.Although only one output driver 411 and one predriver 421 are shown in the output unit 401, the semiconductor device includes a plurality of output drivers and a plurality of predrivers. Multiple output drivers are connected in parallel, and multiple free drivers are connected in parallel. Therefore, a plurality of output signals can be output from the output unit 401 at the same time.
출력부(401)의 동작을 설명하기로 한다.The operation of the output unit 401 will be described.
먼저, 입력 신호(Vin_n)는 지연기(453)에 의해 제1 소정 시간 지연되고, 지연기(454)에 의해 제2 소정 시간 지연된다. 입력 신호(Vin_n)가 논리 하이에서 논리 로우로 천이되면 버퍼(441)의 출력은 논리 하이로 된다. 그러면, NMOS 트랜지스터(N1)가 활성화되어 출력 신호(DQ1)는 논리 로우로 된다. 출력 신호(DQ1)가 논리 로우로 되는 순간 동시 스위칭 노이즈에 의해 제1 접지 전압(VSSQ)이 상승한다. 그러면 디커플링 캐패시터(481)에 의해 제1 전원 전압(VDDQ)이 상승하게되고, 동시에 버퍼들(441-443)의 전원 전압들도 상승하게 된다. 그러면 버퍼들(441-443)의 출력 전압들(Vgn0-Vgn2)도 상승하게 된다.First, the input signal Vin_n is delayed by the delayer 453 for a first predetermined time and delayed by the delayer 454 for a second predetermined time. When the input signal Vin_n transitions from logic high to logic low, the output of the buffer 441 goes to logic high. Then, the NMOS transistor N1 is activated so that the output signal DQ1 becomes logic low. The first ground voltage VSSQ rises due to the simultaneous switching noise when the output signal DQ1 goes logic low. Then, the first power supply voltage VDDQ is increased by the decoupling capacitor 481, and the power supply voltages of the buffers 441-443 are also increased at the same time. The output voltages Vgn0-Vgn2 of the buffers 441-443 also increase.
이 상태에서 지연기(453)의 출력 신호가 버퍼(442)에 입력되면 NMOS 트랜지스터(N2)가 빠르게 활성화되어 NMOS 트랜지스터(N2)를 통해서 출력되는 출력 신호(DQ1)의 천이 속도가 향상된다. 동일한 원리로 지연기(454)의 출력 신호가 버퍼(443)에 입력되면 NMOS 트랜지스터(N3)가 빠르게 활성화되어 NMOS 트랜지스터(N3)를 통해서 출력되는 출력 신호(DQ1)의 천이 속도가 빨라진다. NMOS 트랜지스터들(N2,N3)을 통해서 출력되는 출력 신호(DQ1)가 논리 하이에서 논리 로우로 천이되는 속도가 빠르므로 결과적으로 출력 신호(DQ1)의 천이 속도는 빨라진다.In this state, when the output signal of the delayer 453 is input to the buffer 442, the NMOS transistor N2 is quickly activated to increase the transition speed of the output signal DQ1 output through the NMOS transistor N2. In the same principle, when the output signal of the delayer 454 is input to the buffer 443, the NMOS transistor N3 is quickly activated, and the transition speed of the output signal DQ1 output through the NMOS transistor N3 is increased. The speed at which the output signal DQ1 output through the NMOS transistors N2 and N3 transitions from logic high to logic low is high, so that the speed of transition of the output signal DQ1 is high.
이와 같이, 제2 버퍼들(441∼443)의 전원 전압들을 제1 파워선(471)으로부터공급받음에 따라 NMOS 트랜지스터들(N1-N3)의 스위칭 속도가 빨라지게 되어 출력 신호(DQ1)가 논리 하이에서 논리 로우로 천이되는 시간이 빨라진다.As such, when the power supply voltages of the second buffers 441 to 443 are supplied from the first power line 471, the switching speed of the NMOS transistors N1 to N3 is increased, so that the output signal DQ1 is logic. Faster transition from high to logic low.
다음에, 입력 신호(Vin_p)는 지연기(451)에 의해 제1 소정 시간 지연되고, 지연기(452)에 의해 제2 소정 시간 지연된다. 입력 신호(Vin_p)가 논리 로우에서 논리 하이로 천이되면 버퍼(431)의 출력은 논리 로우로 된다. 그러면, PMOS 트랜지스터(P1)가 활성화되어 출력 신호(DQ1)는 논리 하이로 된다. 이 때, 동시 스위칭 노이즈에 의해 제1 접지 전압(VSSQ)이 상승하며, 동시에 버퍼들(431-433)의 접지 전압들도 상승하게 된다. 버퍼들(431-433)의 접지 전압들이 상승하면 버퍼들(431-433)의 출력 전압들(Vgp0-Vgp2)도 상승하게 된다.Next, the input signal Vin_p is delayed by the delayer 451 for a first predetermined time and delayed by the delayer 452 for a second predetermined time. When the input signal Vin_p transitions from logic low to logic high, the output of the buffer 431 becomes logic low. Then, the PMOS transistor P1 is activated so that the output signal DQ1 is logic high. At this time, the first ground voltage VSSQ increases due to the simultaneous switching noise, and the ground voltages of the buffers 431-433 also increase. When the ground voltages of the buffers 431-433 rise, the output voltages Vgp0-Vgp2 of the buffers 431-433 also increase.
이 상태에서 지연기(451)의 출력 신호가 버퍼(432)에 입력되면 PMOS 트랜지스터(P2)가 느리게 활성화되어 PMOS 트랜지스터(P2)를 통해서 출력되는 출력 신호의 천이 속도가 늦어진다. 동일한 원리로 지연기(452)의 출력 신호가 버퍼(433)에 입력되면 PMOS 트랜지스터(P3)가 느리게 활성화되어 PMOS 트랜지스터(P3)를 통해서 출력되는 출력 신호(DQ1)의 천이 속도가 늦어진다. PMOS 트랜지스터들(P2,P3)을 통해서 출력되는 출력 신호(DQ1)가 논리 로우에서 논리 하이로 천이되는 속도가 늦으므로 결과적으로 출력 신호의 천이 속도는 늦어진다.In this state, when the output signal of the delayer 451 is input to the buffer 432, the PMOS transistor P2 is slowly activated, and the transition speed of the output signal output through the PMOS transistor P2 is slowed down. In the same principle, when the output signal of the delayer 452 is input to the buffer 433, the PMOS transistor P3 is slowly activated, and the transition speed of the output signal DQ1 output through the PMOS transistor P3 is slowed down. Since the output signal DQ1 outputted through the PMOS transistors P2 and P3 transitions from a logic low to a logic high at a slow speed, the transition speed of the output signal is slow.
이와 같이, 제1 버퍼들(431∼433)의 접지 전압들을 제1 접지선(461)으로부터 공급받음에 따라 PMOS 트랜지스터들(P1-P3)의 스위칭 속도를 늦추어서 출력 신호(DQ1)가 논리 로우에서 논리 하이로 천이되는 시간을 증가시킨다.As described above, as the ground voltages of the first buffers 431 to 433 are supplied from the first ground line 461, the switching speed of the PMOS transistors P1 to P3 is slowed down, thereby causing the output signal DQ1 to fall in logic low. Increase the time to transition to logic high.
상술한 바와 같이 다수의 입력 신호(Vin_n)들이 논리 하이에서 논리 로우로천이될 때 다수의 출력 신호들이 논리 하이에서 논리 로우로 천이되는 속도는 빨라지고, 소수의 입력 신호(Vin_p)들이 논리 로우에서 논리 하이로 천이될 때 소수의 출력 신호들이 논리 로우에서 논리 하이로 천이되는 속도는 늦어진다. 따라서, 논리 하이에서 논리 로우로 천이되는 출력 신호들과 논리 로우에서 논리 하이로 천이되는 출력 신호들 사이의 스큐는 대폭적으로 감소된다.As described above, when the plurality of input signals Vin_n transition from logic high to logic low, the speed at which the plurality of output signals transition from logic high to logic low becomes faster, and a few input signals Vin_p are logic from logic low. When transitioning high, the rate at which a few output signals transition from logic low to logic high slows down. Thus, the skew between output signals that transition from logic high to logic low and output signals that transition from logic low to logic high is greatly reduced.
반대로, 다수개의 입력 신호(Vin_n)들이 논리 로우에서 논리 하이로 천이되고, 소수의 입력 신호(Vin_p)들이 논리 하이에서 논리 로우로 천이될 때에도 출력 신호들의 스큐는 상기와 동일한 원리로 대폭적으로 감소된다.On the contrary, even when a plurality of input signals Vin_n are transitioned from logic low to logic high, and skew of the input signals Vin_p transitions from logic high to logic low, the skew of the output signals is drastically reduced on the same principle as above. .
도 6은 도 4에 도시된 일부 신호들의 파형 및 타이밍도이다. 도 6을 참조하면, 신호들(Vgp1∼Vgp3)이 논리 로우에서 논리 하이로 천이된 후 소정 시간(t3)이 지난 후에 신호들(Vgn1∼Vgn3)이 논리 로우에서 논리 하이로 천이된다. 이렇게 함으로써 도 4의 PMOS 트랜지스터들(P1∼P3)이 완전히 비활성화된 다음 NMOS 트랜지스터들(N1∼N3)이 활성화되어 출력 신호(DQ1)의 천이 속도가 향상된다. 반대로, 신호들(Vgn1∼Vgn3)이 논리 하이에서 논리 로우로 천이된 후 소정 시간(t4)이 지난 후에 신호들(Vgp1∼Vgp3)이 논리 하이에서 논리 로우로 천이된다. 이렇게 함으로써 도 4의 NMOS 트랜지스터들(N1∼N3)이 완전히 비활성화된 다음 PMOS 트랜지스터들(P1∼P3)이 활성화되어 출력 신호(DQ1)의 천이 속도가 향상된다.6 is a waveform and timing diagram of some signals illustrated in FIG. 4. Referring to FIG. 6, after a predetermined time t3 after the signals Vgp1 to Vgp3 transition to a logic high, the signals Vgn1 to Vgn3 transition to a logic high from a logic low. By doing so, the PMOS transistors P1 to P3 of FIG. 4 are completely deactivated, and then the NMOS transistors N1 to N3 are activated to increase the transition speed of the output signal DQ1. In contrast, the signals Vgp1 to Vgp3 transition from logic high to logic low after a predetermined time t4 after the signals Vgn1 to Vgn3 transition from logic high to logic low. By doing so, the NMOS transistors N1 to N3 of FIG. 4 are completely deactivated, and then the PMOS transistors P1 to P3 are activated to increase the transition speed of the output signal DQ1.
또한, 신호들(Vgp1∼Vgp3)의 하강 에지들(611∼613)은 순차적으로 형성되는데 그 이유는 입력 신호(Vin_p)가 지연기들(451,452)에 의해 제1 및 제2 소정 시간 지연되기 때문이다. 마찬가지로, 신호들(Vgn1∼Vgn3)의 상승 에지들(621∼623)은순차적으로 형성되는데 그 이유는 입력 신호(Vin_n)가 지연기들(453,454)에 의해 제1 및 제2 소정 시간 지연되기 때문이다.In addition, the falling edges 611 to 613 of the signals Vgp1 to Vgp3 are formed sequentially because the input signal Vin_p is delayed by the delayers 451 and 452 for a first and second predetermined time. to be. Similarly, rising edges 621-623 of the signals Vgn1-Vgn3 are formed sequentially because the input signal Vin_n is delayed by the delayers 453, 454 for a first and second predetermined time. to be.
도 7a는 도 4에 도시된 출력 신호들 중 다수개의 출력 신호들(711)이 논리 하이에서 논리 로우로 천이되고, 소수의 출력 신호들(712)이 논리 로우에서 논리 하이로 천이될 때 출력 신호들의 파형을 도시한 것이고, 도 7b는 도 4에 도시된 출력 신호들 중 다수개의 출력 신호들(722)이 논리 로우에서 논리 하이로 천이되고, 소수의 출력 신호들(721)이 논리 하이에서 논리 로우로 천이될 때 출력 신호들의 파형을 도시한 것이다.FIG. 7A illustrates an output signal when a plurality of output signals 711 of the output signals shown in FIG. 4 transition from logic high to logic low, and a few output signals 712 transition from logic low to logic high. 7b shows a plurality of output signals 722 transition from logic low to logic high, and a few output signals 721 from logic high to logic high. Shows the waveform of the output signals as they transition to low.
도 7a 및 도 7b에 도시된 바와 같이 출력 신호들의 스큐(t5,t6)가 대폭 감소된다. 예컨대, 종래의 출력 신호들의 스큐가 560[psec]라면, 본 발명에 따른 출력 신호들의 스큐는 그 절반 이하, 예컨대 240[psec] 정도로 감소된다.As shown in Figs. 7A and 7B, the skews t5 and t6 of the output signals are greatly reduced. For example, if the skew of the conventional output signals is 560 [psec], the skew of the output signals according to the present invention is reduced by less than half, for example, 240 [psec].
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.The best embodiments have been disclosed in the drawings and the specification. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not intended to limit the scope of the invention as defined in the claims or the claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
상술한 바와 같이 본 발명에 따라 제1 프리드라이버(331)와 제1 버퍼들(431∼433)의 접지 전압들을 제1 접지선들(351,461)로부터 공급받고, 제2프리드라이버(332)와 제2 버퍼들(441∼443)의 전원 전압을 제1 전원선들(341,471)로부터 공급받음으로써 출력 드라이버(321,411)의 동시 스위칭 노이즈가 프리드라이버들(331,332,421)에 유기되고, 그에 따라, 다수개의 출력 신호들이 제1 전압 레벨에서 제2 전압 레벨로 동시에 천이되고, 소수의 신호들이 제2 전압 레벨에서 제1 전압 레벨로 동시에 천이되더라도 출력 신호들의 스큐는 대폭적으로 감소된다.As described above, the ground voltages of the first predriver 331 and the first buffers 431 to 433 are supplied from the first ground lines 351 and 461, and the second predriver 332 and the second driver according to the present invention. By receiving the power supply voltages of the buffers 441 to 443 from the first power lines 341 and 471, the simultaneous switching noise of the output drivers 321 and 411 is induced to the predrivers 331, 332 and 421, whereby a plurality of output signals The skew of the output signals is drastically reduced even when simultaneously transitioning from the first voltage level to the second voltage level and a small number of signals simultaneously transition from the second voltage level to the first voltage level.
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