KR20010027122A - Output system having variable delay cell - Google Patents
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Abstract
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 전력 소모를 감소시키면서도 외부 환경 조건 변화에 의한 채널 특성의 변화를 감소시킬 수 있는 가변지연수단을 구비한 출력 시스템에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly, to an output system having variable delay means capable of reducing a change in channel characteristics due to a change in external environmental conditions while reducing power consumption.
최근 개발된 고속 메모리 장치는 일반적인 디램(DRAM;Dynamic Random Access Memory)과는 달리, 외부 신호를 입력하는 입출력부와, 상기 입출력부로부터 출력되는 명령을 받아서 이를 디코딩(decoding)하는 인터페이스 로직(Interface Logic)부 및 디램 코어(core)부로 구성된다.Recently developed high speed memory devices, unlike general DRAM (DRAM), an interface logic for inputting an external signal and an interface logic for receiving a command output from the input / output unit and decoding the same. ) And a DRAM core unit.
이러한 고속 메모리 장치의 고속 동작을 위해서는 인터페이스 로직부의 특성 예를 들면, 채널의 신호 전파 속도, 슬류 레이트(slew rate), 듀티 싸이클(duty cycle), 스윙 레벨(swing level) 등을 우수하게 유지하여야 한다. 이를 위해서는, 채널을 구동하는 출력버퍼의 특성이 정밀하게 조절되어야 하며, 특히 공정조건, 전압, 온도 등과 같은 외부 환경 조건의 변화에도 출력 버퍼는 일정한 특성을 유지할 수 있어야 한다.For high-speed operation of such a high speed memory device, it is necessary to maintain the characteristics of the interface logic unit, for example, the signal propagation speed, slew rate, duty cycle, swing level, etc. of the channel. . For this purpose, the characteristics of the output buffer driving the channel must be precisely adjusted, and in particular, the output buffer must be able to maintain a constant characteristic even under changes in external environmental conditions such as process conditions, voltages, and temperatures.
최근에는, 고속 메모리 장치에 있어서 출력 버퍼의 특성을 일정하게 유지하기 위해, 하나의 출력 구동신호를 사용하지 않고 두 개의 출력 구동신호를 사용하는 방법이 제안된 바 있다. 이 방법에 의하면, 가변지연수단을 통해, 두 개의 출력 구동신호를 공정조건이나, 전압, 온도와 같은 외부 조건에 따라 시간 지연을 두고 출력 드라이버를 구동함으로써, 외부환경 조건하에서도 일정한 채널의 슬류 레이트를 유지할 수 있다.Recently, in order to maintain a constant characteristic of an output buffer in a high speed memory device, a method of using two output driving signals instead of one output driving signal has been proposed. According to this method, through the variable delay means, two output drive signals are driven with time delays according to process conditions or external conditions such as voltage and temperature, so that the slew rate of a constant channel is maintained even under external environmental conditions. Can be maintained.
도 1은 종래의 가변지연소자(10,20)를 보여주는 회로도로서, 병렬 3단 인버터 체인으로 구성된 경우가 도시된다.1 is a circuit diagram showing a conventional variable delay element (10, 20), it is shown a case consisting of a parallel three-stage inverter chain.
도 1을 참조하면, 종래의 가변지연소자(10,20)는 인버터 체인의 중간노드가 하나의 노드(N1,N2)에 접속된다.Referring to FIG. 1, in the conventional variable delay elements 10 and 20, an intermediate node of an inverter chain is connected to one node N1 and N2.
이와 같이 구성된 가변지연소자(10,20)는 모든 외부 조건에서 적절한 지연시간을 발생하여 데이터 채널의 슬류 레이트를 일정하게 유지하는 역할을 한다. 즉, 구동하는 신호의 효과가 상기 가변지연소자(10,20)를 구성하는 3단 병렬 인버터 체인에 고루 나타나게 되므로 전체적으로 나타나는 외부환경의 영향을 줄일 수 있다.The variable delay elements 10 and 20 configured as described above generate a proper delay time under all external conditions to maintain a constant slew rate of the data channel. In other words, the effect of the driving signal is evenly displayed in the three-stage parallel inverter chain constituting the variable delay elements 10 and 20, thereby reducing the influence of the external environment.
그러나, 상기 종래의 가변지연소자(10,20)는 외부 환경 조건에 대한 슬류 레이트 변화 폭은 줄일 수 있으나, 전력 소모가 크며, 면적을 크게 차지하는 단점이 있다.However, the conventional variable delay elements 10 and 20 can reduce the slew rate variation with respect to external environmental conditions, but have a disadvantage in that power consumption is large and occupies a large area.
도 2는 도 1에 도시된 가변지연소자(10,20)가 가지는 문제점을 설명하기 위해 도시한 트랜지스터 레벨의 회로도이다.FIG. 2 is a circuit diagram of a transistor level illustrated to explain a problem of the variable delay elements 10 and 20 shown in FIG. 1.
도 2를 참조하면, 공통 노드(N1)는 인버터 체인을 구성하는 뒷단의 PMOS 및 NMOS 트랜지스터의 게이트 커패시턴스, 접합 커패시턴스 및 라인 기생 커패시턴스를 모두 드라이빙하게 된다. 따라서, 슬류 레이트 조절을 받지 않는 인버터(12)만이 구동될 때, 필요 이상의 커패시턴스를 구동하게 되어 전력 소모가 일어나게 되며, 출력 드라이버에서 필요한 지연시간을 유지하기 위해서는 트랜지스터의 사이즈를 크게 설계하여야만 한다.Referring to FIG. 2, the common node N1 drives all the gate capacitances, junction capacitances, and line parasitic capacitances of the PMOS and NMOS transistors in the back stage of the inverter chain. Therefore, when only the inverter 12 that is not subjected to the slew rate adjustment is driven, power consumption is caused by driving more capacitance than necessary, and the size of the transistor must be designed to maintain the required delay time in the output driver.
따라서, 종래의 가변지연수단에 의하면, 슬류 레이트 비트 sl1=0, sl2=0 일 때 즉, 슬류 레이트 조절을 받지 않는 인버터(12)만이 구동될 때, 공통 노드(N1)에 접속되어 있는 인버터들의 게이트와 접합 커패시턴스까지 구동해야 하므로 불필요한 전력소모가 발생된다. 그리고, 이러한 큰 커패시턴스를 구동하기 위한 인버터의 사이즈가 크게되는 문제가 있다.Therefore, according to the conventional variable delay means, when the slew rate bits sl1 = 0 and sl2 = 0, that is, only the inverter 12 which is not subjected to the slew rate adjustment is driven, the inverters connected to the common node N1 are connected. Unnecessary power dissipation is required because of the drive up to the gate and junction capacitance. In addition, there is a problem in that the size of an inverter for driving such a large capacitance becomes large.
본 발명이 이루고자하는 기술적 과제는, 전력 소모를 감소시키면서도 외부 환경 조건 변화에 의한 채널 특성의 변화를 감소시킬 수 있는 고속 메모리 장치의 출력 시스템을 제공하는 것이다.An object of the present invention is to provide an output system of a high speed memory device capable of reducing a change in channel characteristics due to a change in external environmental conditions while reducing power consumption.
도 1은 종래의 가변지연소자를 보여주는 회로도이다.1 is a circuit diagram showing a conventional variable delay element.
도 2는 도 1에 도시된 가변지연소자가 가지는 문제점을 설명하기 위해 도시한 트랜지스터 레벨의 회로도이다.FIG. 2 is a circuit diagram of a transistor level illustrated to explain a problem of the variable delay device illustrated in FIG. 1.
도 3은 본 발명의 바람직한 실시예에 따른 멀티플렉서부를 보여주는 회로도이다.3 is a circuit diagram illustrating a multiplexer unit according to a preferred embodiment of the present invention.
도 4는 상기 제1 및 제2 출력 구동신호에 의해 구동되는 출력 드라이버를 보여주는 회로도이다.4 is a circuit diagram illustrating an output driver driven by the first and second output driving signals.
도 5(a), 5(b) 및 5(c)는 상기 제1 및 제2 출력 구동신호와, 터미네이션 전류, 및 채널의 타이밍 관계를 보여주는 파형도들이다.5A, 5B, and 5C are waveform diagrams illustrating timing relationships between the first and second output driving signals, a termination current, and a channel.
상기 기술적 과제를 이루기 위한 본 발명에 따른 메모리 장치의 출력 시스템은, 소정의 클럭신호를 입력하여, 일정한 시간 지연을 가지는 제1 및 제2 출력 구동신호를 발생하는 멀티플렉서부, 및 일정 비트의 입력신호에 의해 전류가 조절되는 오픈 드레인 형태를 가지며, 상기 제1 및 제2 출력 구동신호에 응답하여 동작하되, 상기 제1 및 제2 출력 구동신호 사이의 지연 시간에 의해 슬류 레이트가 조절되는 출력 드라이버를 구비한다.According to an aspect of the present invention, there is provided an output system of a memory device including a multiplexer unit configured to input a predetermined clock signal to generate first and second output driving signals having a predetermined time delay, and an input signal having a predetermined bit. An output drain having an open-drain shape in which current is controlled by the controller, and operating in response to the first and second output driving signals, wherein the slew rate is controlled by a delay time between the first and second output driving signals. Equipped.
상기 멀티플렉서부는, 상기 클럭신호를 입력하여, 외부환경조건에 따라 상기 출력 드라이버가 필요로하는 지연 클럭신호를 발생하는 가변지연소자와, 상기 클럭신호와 지연 클럭신호를 각각 입력하여 제1 출력 구동신호와 상기 제1 출력 구동신호에 대해 일정 시간지연을 가지는 제2 출력 구동신호를 발생하는 구동신호 발생부를 구비한다. 그리고, 상기 가변지연소자는, 적어도 두 개의 인버터들로 이루어진 복수개의 인버터 체인으로 구성되고, 상기 인버터 체인 각각은 병렬로 연결되며, 각각의 체인은 공통의 노드 없이 독립적으로 존재한다.The multiplexer may include a variable delay element configured to input the clock signal to generate a delayed clock signal required by the output driver according to an external environmental condition, and a first output driving signal by inputting the clock signal and the delayed clock signal, respectively. And a driving signal generator for generating a second output driving signal having a predetermined time delay with respect to the first output driving signal. And, the variable delay element is composed of a plurality of inverter chains consisting of at least two inverters, each of the inverter chains are connected in parallel, each chain independently exists without a common node.
상기 본 발명에 의하면, 슬류 레이트 조절을 받지 않는 인버터 체인만이 구동될 때에도 불필요한 전력 소모가 발생되지 않으며, 큰 커패시터를 구동하기 위한 인버터 사이즈를 크게 하여야 하는 문제가 발생되지 않는다.According to the present invention, unnecessary power consumption does not occur even when only the inverter chain which is not subjected to the slew rate adjustment is not generated, and the problem of increasing the inverter size for driving a large capacitor does not occur.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings illustrating preferred embodiments of the present invention and the contents described in the accompanying drawings.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. For each figure, like reference numerals denote like elements.
도 3은 본 발명의 바람직한 실시예에 따른 멀티플렉서부를 보여주는 회로도이다. 상기 멀티플렉서부는 소정의 클럭신호를 입력하여, 일정한 시간 지연을 가지는 제1 및 제2 출력 구동신호를 발생하며, 가변지연소자(100)와 구동신호 발생부(150)를 구비한다.3 is a circuit diagram illustrating a multiplexer unit according to a preferred embodiment of the present invention. The multiplexer unit inputs a predetermined clock signal to generate first and second output driving signals having a predetermined time delay, and includes a variable delay element 100 and a driving signal generator 150.
상기 가변지연소자(100)는 상기 클럭신호(tclkl,tclklb)를 입력하여, 외부환경조건에 따라 상기 출력 드라이버가 필요로하는 지연 클럭신호(tcl,tclb)를 발생한다. 바람직하기로는, 상기 가변지연소자(100)는, 적어도 두 개의 인버터들로 이루어진 복수개의 인버터 체인(102,104,106)으로 구성된다. 상기 각 인버터 체인(102,104,106)은 병렬로 연결되며, 각각의 체인은 종래와는 달리 공통의 노드 없이 독립적으로 존재한다.The variable delay element 100 inputs the clock signals tclkl and tclklb to generate delayed clock signals tcl and tclb required by the output driver according to external environmental conditions. Preferably, the variable delay element 100 is composed of a plurality of inverter chains (102, 104, 106) consisting of at least two inverters. Each of the inverter chains 102, 104, 106 is connected in parallel, and each chain is independently present without a common node unlike the prior art.
이와 같이 구성된 가변지연소자(100)는 모든 외부 조건에서 적절한 지연시간을 발생하여 데이터 채널의 슬류 레이트를 일정하게 유지하는 역할을 한다. 동시에, 공통 노드에 접속되지 않으므로, 슬류 레이트 비트 sl1=0, sl2=0 일 때 즉, 슬류 레이트 조절을 받지 않는 인버터 체인(106)만이 구동될 때에도 불필요한 전력 소모가 발생되지 않는다.The variable delay element 100 configured as described above generates a proper delay time under all external conditions to maintain a constant slew rate of the data channel. At the same time, since it is not connected to the common node, unnecessary power consumption does not occur even when the slew rate bits sl1 = 0 and sl2 = 0, that is, only the inverter chain 106 which is not subjected to the slew rate adjustment is driven.
그리고, 상기 구동신호 발생부(150)는 상기 클럭신호(tclkl,tclklb)와 지연 클럭신호(tcl,tclb)를 각각 입력하여 제1 출력 구동신호(q)와 제2 출력 구동신호(ql)를 발생한다. 상기 제2 출력 구동신호(ql)는 상기 제1 출력 구동신호(q)에 대해 일정한 시간지연, 바람직하기로는 상기 클럭신호(tclkl)에 대해 상기 지연 클럭신호(tcl)가 가지는 시간지연 만큼의 시간지연을 가지는 신호이다.The driving signal generator 150 inputs the clock signals tclkl and tclklb and the delayed clock signals tcl and tclb, respectively, to output a first output driving signal q and a second output driving signal ql. Occurs. The second output driving signal ql has a predetermined time delay with respect to the first output driving signal q, preferably a time delay corresponding to the time delay of the delayed clock signal tcl with respect to the clock signal tclkl. It is a signal with a delay.
도 4는 상기 제1 및 제2 출력 구동신호(q,ql)에 의해 구동되는 출력 드라이버(200)를 보여주는 회로도로서, 오픈-드레인 형태로 구성된 경우가 예시된다.FIG. 4 is a circuit diagram illustrating an output driver 200 driven by the first and second output driving signals q and ql, and is illustrated in an open-drain form.
상기 출력 드라이버(200)는, 터미네이션 전압(Vterm)에서 터미네이션 저항(Rterm)을 거쳐 채널로 연결되는 부분에 출력 패드(210)가 존재한다. 그리고, 이 출력 패드(210)에는 직렬 연결된 2 단의 NMOS 트랜지스터로 구성된 복수개의 드라이버(220)가 연결된다.The output driver 200 has an output pad 210 at a portion of the termination voltage Vterm connected to the channel via the termination resistor Rterm. The output pad 210 is connected with a plurality of drivers 220 composed of two stages of NMOS transistors connected in series.
상기 드라이버(220) 각각은, 제1 NMOS 트랜지스터(222)와 제2 NMOS 트랜지스터(224)로 구성된다. 제1 NMOS 트랜지스터(222)는 외부환경 조건에 따라 전류 레벨을 조절할 수 있는 제어신호(envg [0]-envg[6])에 의해 제어되고, 제2 NMOS 트랜지스터(224)는 제1 및 제2 출력 구동신호(q,ql)에 의해 제어된다.Each of the drivers 220 includes a first NMOS transistor 222 and a second NMOS transistor 224. The first NMOS transistor 222 is controlled by a control signal envg [0] -envg [6] that can adjust the current level according to an external environmental condition, and the second NMOS transistor 224 is controlled by the first and the second. It is controlled by the output drive signals q and ql.
복수개의 드라이버(220)를 구성하는 제2 NMOS 트랜지스터(224) 중 일부는 제1 출력 구동신호(q)에 의해 구동되고, 나머지는 상기 제1 출력 구동신호(q)를 일정시간 지연시킨 제2 출력 구동신호(ql)에 의해 구동된다. 예를 들어, 모든 외부환경 조건하에서 상기 출력 드라이버(200)가 30mA의 전류를 구동하여야 하는 경우 15mA는 상기 제1 출력 구동신호(q)가 활성하는 시점에, 나머지 15mA는 이보다 일정시간 지연된 제2 출력 구동신호(ql)가 활성하는 시점에 구동된다.Some of the second NMOS transistors 224 constituting the plurality of drivers 220 are driven by the first output drive signal q, and the second is a second delayed delay of the first output drive signal q. Driven by an output drive signal ql. For example, when the output driver 200 needs to drive a current of 30 mA under all external environmental conditions, 15 mA is a time when the first output drive signal q is activated, and the remaining 15 mA is delayed for a predetermined time. It is driven when the output drive signal ql is activated.
도 5(a), 5(b) 및 5(c)는 상기 제1 및 제2 출력 구동신호(q,ql)와(도 5a), 터미네이션 전류(Iterm, 도 5b), 및 패드 출력 전압(도 5c)의 타이밍 관계를 보여주는 파형도들이다.5 (a), 5 (b) and 5 (c) show the first and second output drive signals q and ql (FIG. 5A), the termination current Iterm and FIG. 5B, and the pad output voltage Waveform diagrams showing the timing relationship of FIG. 5C).
도 5(a), 5(b), 5(c)를 참조하면, 제1 출력 구동신호(q)와 제2 출력 구동신호(ql)는 각각, 도 4에 도시된 출력 드라이버(200)의 50%에 해당되는 전류를 구동한다. 따라서, 두 구동신호(q,ql) 사이의 시간지연이 적절할 경우 이들에 의해 구동되는 채널 파형은 도 5(c)에 도시된 바와 같이, 하나의 출력 신호에 의해 구동되는 것과 동일한 효과를 얻을 수 있다.5 (a), 5 (b) and 5 (c), the first output driving signal q and the second output driving signal ql are respectively represented by the output driver 200 of FIG. Drive 50% of current. Therefore, when the time delay between the two driving signals q and ql is appropriate, the channel waveforms driven by them can have the same effect as those driven by one output signal, as shown in FIG. have.
이와 같이 본 발명의 출력 시스템에 의하면, 클럭신호(tclkl,tclklb)와 가변지연소자(100)에 의해 발생된 지연 클럭신호(tcl,tclb)를 이용하여, 제1 출력 구동신호(q)와 제2 출력 구동신호(ql)를 발생한다. 그리고, 제1 및 제2 출력 구동신호(q,ql) 사이의 시간지연을 적절히 조절함으로써 슬류 레이트를 조절한다. 즉, 공정조건이나, 전압, 온도 등과 같은 외부환경에 맞게 제1 및 제2 출력 구동신호(q,ql) 사이의 시간지연을 맞추어줌으로써 데이터 채널의 슬류 레이트를 일정하게 유지할 수 있다.As described above, according to the output system of the present invention, the first output driving signal q and the first output driving signal are generated by using the clock signals tclkl and tclklb and the delayed clock signals tcl and tclb generated by the variable delay element 100. 2 Generates the output drive signal ql. Then, the slew rate is adjusted by appropriately adjusting the time delay between the first and second output drive signals q and ql. That is, the slew rate of the data channel can be kept constant by adjusting the time delay between the first and second output driving signals q and ql according to process conditions or external environments such as voltage and temperature.
본 발명에 의하면, 슬류 레이트 조절을 받지 않는 인버터 체인만이 구동될 때에도 불필요한 전력 소모가 발생되지 않으며, 큰 커패시터를 구동하기 위한 인버터 사이즈를 크게 하여야 하는 문제가 발생되지 않는다.According to the present invention, unnecessary power consumption does not occur even when only an inverter chain which is not subjected to the slew rate adjustment is not generated, and a problem of increasing the size of an inverter for driving a large capacitor does not occur.
Claims (3)
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|---|---|---|---|
| KR1019990038707A KR20010027122A (en) | 1999-09-10 | 1999-09-10 | Output system having variable delay cell |
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Publications (1)
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8018245B2 (en) | 2009-04-01 | 2011-09-13 | Samsung Electronics Co., Ltd. | Semiconductor device |
| KR20200013199A (en) * | 2018-07-27 | 2020-02-06 | 매그나칩 반도체 유한회사 | Control buffer for reducing emi and source driver including the same |
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1999
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| WITN | Withdrawal due to no request for examination |