KR100429629B1 - 바운더리 스캔 테스트 칩 딜레이 측정시스템 및 그 측정방법 - Google Patents

Abstract

본 발명은 보드에 실장된 체 테스트가 가능한 바운더리 스캔 테스트 칩(Boundary Scan Test Chip)의 딜레이 측정시스템 및 그 방법에 관한 것으로써, 보드에 실장된 바운더리 스캔 칩의 연결상태를 파악하기 위하여 상기 복수개의 바운더리 스캔 칩으로 패턴신호를 출력하고 상기 칩을 통과한 패턴신호를 입력받는 메인 컨트롤러가 상기 보드 또는 전송로 상에서 발생하는 신호 딜레이를 고속클록신호를 통해 측정하고 이를 보정할 수 있도록 함으로서 상기 메인 컨트롤러로 입력되는 칩 통과 패턴신호에 대한 상기 보드 또는 상기 전송로 상의 딜레이의 영향을 완전히 제거하는 동시에 상기 메인 컨트롤러가 그에 따라 정상적으로 동작되는 효과가 있다.

Description

바운더리 스캔 테스트 칩 딜레이 측정시스템 및 그 측정방법{Boundary Scan Test Chip Signal Delay Measuring System and Method for the Same}

본 발명은 바운더리 스캔 테스트 칩 딜레이 측정시스템 및 그 측정방법에 관한 것으로서, 특히 보드에 실장된 칩의 연결상태를 파악할 수 있도록 상기 칩으로 패턴신호를 출력하는 메인 컨트롤러에서 상기 칩을 통과한 패턴신호의 신호딜레이를 측정하여 이를 보정할 수 있도록 하는 바운더리 스캔 테스트 칩 딜레이 측정시스템 및 그 측정방법에 관한 것이다.

최근 들어 보드에 실장된 칩의 연결상태를 확인하기 위한 BST(Boundary Scan Test; 이하 BST라 칭함)가 많이 이용되고 있다. BST는 보드에 실장된 칩의 연결상태를 확인하기 위하여 BST 구조를 가지는 칩의 각 핀으로 '101010'과 같은 일정한 패턴을 가지는 데이터를 입력하고, 상기 입력한 데이터를 한 데이터씩 쉬프트 한 후, 상기 칩을 통과한 데이터를 상기 초기 데이터 패턴 등 정상적으로 출력되어야 하는 데이터 패턴과 비교하는 테스트이다.

만일, 상기 칩을 통과한 데이터가 상기 초기 데이터 패턴과 동일하다면 상기 칩의 연결상태는 문제가 없으나, 동일하지 않은 경우, 이는 상기 칩이 연결상태에 문제가 있다는 의미이므로 사용자는 상기 칩이 보드 실장과정에서 쇼트되거나 하였다는 것을 알 수 있다.

상기 BST를 행할 수 있는 구조를 가지는 BST 칩(BST Chip)은 도 1에 도시된바와 같은데, 상기 복수개의 데이터 입력핀(I1~In)과 데이터 출력핀(O1~On)은 상기 일정 패턴의 데이터를 입력받고 한 데이터씩 쉬프트 한 후, 출력할 수 있도록 구성된 플립플롭(Flip-Flop) 셀(F/F)과 연결되며, 그 외에 추가된 5개의 핀(TMS, TDI, TDO, TCK, TRST)은 각각 BST 시 상기 BST 칩의 동작을 제어하기 위한 신호가 입력되는 핀이다. 여기서, 상기 TMS는 테스트 모드 선택(Test Mode Select), TDI는 테스트 데이터 입력(Test Data Input), TDO는 테스트 데이터 출력(Test Data Output), TCK는 클락(Test Clock), TRST는 테스트 리셋(Test Reset)에 관한 제어신호가 입력되는 핀이다. 또한, 컨트롤러(1)는 상기 5개의 핀을 통해 입력된 신호에 따라 BST 칩의 상태를 제어하며, 상기 로직부(2)에는 연결상태를 테스트하고자 하는 칩의 기능이 구현되어 있다. 즉, 일반 칩을 상기 로직부(2)에 구현한 후, 상기 복수개의 데이터 입력핀(I1~In), 데이터 출력핀(O1~On), 5개의 테스트 엑세스 포트(Test Access Port(이하 TAP라 칭함); TMS, TDI, TDO, TCK, TRST), 컨트롤러(1)를 그 주변을 구현함으로써 상기 일반 칩은 BST 칩 구조를 가지게 되며, 그에 따라 상기 BST 칩의 연결상태를 PC 등의 연산장치를 통해 확인할 수 있다. 여기서, 상기 TRST는 추가적으로 연결되는 포트이므로 상기 TRST 포트를 제외한 4개의 포트(TMS, TMI, TDO, TCK)만으로도 상기 BST는 수행될 수 있다.

상기와 같은 BST 칩을 이용하여 BST를 실시한 예는 도 2에 도시된 바와 같다.

즉, 보드에 실장된 테스트하고자 하는 칩(C1~C4)으로 클락신호(TCK)와 상기 클락신호에 동기화된 패턴신호(TDO), 그리고 모드선택신호(TMS)를 출력하고 상기칩(C1~C4)을 통과한 패턴신호를 테스트 데이터 입력신호(TDI)로서 입력받는 메인 컨트롤러(M)는 상기 입력된 패턴신호를 분석함으로써 상기 칩(C1~C4)의 납땜상태와, 칩의 연결상태, 인쇄회로기판의 상태 등을 분석한다. 여기서, 상기 칩(C1~C4)은 모두 상기 BST 칩 구조를 지원한다. 또한, 상기 메인 컨트롤러(M)로는 읽기/쓰기에 관한 제어신호(R/W)와 그 외에 필요에 따른 복수개의 데이터(D0~D7, A0~A2) 등이 입력된다.

그러나, 상기와 같은 경우, 상기 보드에 실장된 칩(C1~C4)에서 신호가 전송됨에 따라 발생하는 딜레이를 측정하여 보정할 수 있는 방법이 없다는 문제점이 있다. 또한, 만일, 상기 메인 컨트롤러(M)와 상기 테스트하고자 하는 칩(C1~C4)이 하나의 보드에 실장되어 있지 않은 경우, 배선상황에 따라 각 칩들을 통과한 신호의 딜레이가 달라지게 된다.

따라서, 상기 메인 컨트롤러(M)에서 상기 TDI 신호를 캡쳐(Capture)하는 셋업타임과 홀드타임 등이 도 3에 도시된 바와 같이 깨져, 이에 따라 상기 메인 컨트롤러(M)가 제대로 동작할 수 없다. 즉, 도시된 바와 같이, 상기 메인 컨트롤러(M)는 딜레이가 거의 없을 경우 TDI로 입력되는 칩 통과 패턴신호는 효율적으로 정상적으로 캡쳐할 수 있으나, 딜레이(Td)가 클록신호의 반주기에 해당하는 TDI로 입력되는 칩 통과 패턴신호의 경우 그럴 수 없다는 문제점이 있다.

상기와 같은 딜레이를 보정하기 위하여 제안된 미국특허(특허번호 1991-5056094)의 경우 딜레이를 측정하기 위한 BST 칩 사이에 집적회로를 장착하여 얼마만큼의 딜레이가 발생하는지 측정할 수 있는 장치와 방법을 제시하고 있다. 그러나상기와 같은 미국특허에서도 상기 메인 컨트롤러와 BST 칩이 하나의 보드에 실장되지 않고 서로 떨어져 있는 경우 신호 전달 시 전송로 또는 상기 칩이 실장된 보드에서 발생하는 딜레이를 측정할 수는 없으므로 그 측정이 정확하지 못하다는 문제점이 있다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, 그 목적은 보드에 실장된 BST 칩의 연결상태가 파악되도록 BST를 수행하는 메인 컨트롤러가 상기 BST 칩을 통과한 신호의 딜레이를 측정하고 상기 딜레이에 따라 상기 BST 칩을 통과한 신호를 캡쳐함으로써 BST 수행 시 전송로와 보드 상에서 발생하는 신호의 딜레이를 보정할 수 있는 BST 칩 딜레이 측정시스템 및 그 방법을 제공하는데 있다.

도 1은 일반적인 BST 칩의 구성을 도시한 블록도,

도 2는 종래 BST 칩을 이용하여 BST를 행하는 시스템의 구성이 도시된 블록도,

도 3은 도 2에서 발생하는 신호의 파형이 도시된 파형도,

도 4는 본 발명에 따른 BST 칩 딜레이 측정시스템의 구성이 도시된 블록도,

도 5는 도 4의 메인 컨트롤러의 내부 구성이 도시된 블록도,

도 6은 본 발명에 따른 BST 칩 딜레이 측정방법의 흐름이 도시된 순서도,

도 7은 도 4에서 발생하는 신호의 파형이 도시된 파형도이다.

<도면의 주요 부분에 관한 부호의 설명>

B1~B6 : BST 칩 10 : 메인 컨트롤러

20 : 딜레이 측정부 21 : 카운터

22 : 비교부 23 : 가감기

24 : 클록신호 보정부 25 : 클록신호 선택부

상기한 과제를 해결하기 위한 본 발명에 의한 BST 칩 딜레이 측정시스템의 특징에 따르면, 보드에 실장된 바운더리 스캔 테스트 칩(Boundary Scan Test Chip)으로 클록신호에 동기화된 패턴신호를 출력하고 상기 칩을 통과한 패턴신호와 상기 출력된 패턴신호의 동일여부를 비교하여 상기 칩의 연결상태를 파악하는 메인 컨트롤러와, 상기 클록신호보다 빠른 고속클록신호를 생성하고 상기 고속클록신호를 상기 패턴신호 출력 후 상기 칩을 통과한 패턴신호 입력 시까지 카운트하여 상기 칩을 통과하는 신호의 딜레이를 측정하는 딜레이 측정부로 구성된다.

또한, 본 발명에 의한 BST 칩 딜레이 측정방법의 특징에 따르면, 보드에 실장된 BST 칩으로 클록신호에 동기화된 패턴신호를 출력하고, 상기 칩을 통과한 패턴신호와 상기 출력된 패턴신호의 동일여부를 비교하여 그에 따라 상기 칩의 연결상태를 파악하는 BST 칩 테스트방법에 있어서, 고속클록신호를 생성하여 상기 고속클록신호를 상기 패턴신호 출력 후 칩 통과 패턴신호 입력 시까지 카운트하는 제1 단계와, 상기 카운트된 고속클록신호의 넘버에 따라 상기 칩을 통과한 신호의 딜레이를 계산하는 제2 단계로 이루어진다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.

본 발명에 의한 BST 칩 딜레이 측정시스템은 도 1에 도시된 바와 같이 PCB 기판과 같은 보드에 실장된 복수개의 BST 칩(B1~Bn)으로 TMS, TCK, TDO 포트를 통해 각각 모드선택신호, 클록신호, 패턴신호를 출력하고, 상기 복수개의 BST 칩(B1~Bn)을 통과한 패턴신호를 TMI 포트를 통해 입력받아 내부에 구현된 딜레이 측정부(도 4에는 미도시)를 통해 딜레이를 보정하여 상기 입력된 칩 통과 패턴신호를 읽는 메인 컨트롤러(10)로 구성된다.

여기서, 상기 TMS 포트를 통해 상기 BST 칩(B1~Bn)으로 출력되는 모드선택신호는 BST를 위하여 상기 BST 칩을 세팅시키는 신호이다. 또한, 상기 TDO 포트를 통해 출력되는 패턴신호를 상기 클록신호에 동기화된 신호이며, 상기 TMI를 통해 입력되는 칩 통과 패턴신호는 상기 칩의 검사신호로 상기 칩(B1~Bn)의 검사결과를 상기 메인 컨트롤러(10)로 입력한다. 즉, 상기 칩 통과 패턴신호는 상기 TMO를 통해 출력된 패턴신호가 상기 TMS를 통해 출력된 모드선택신호에 따라 상기 BST 칩(B1~Bn)에서 처리되어 상기 메인 컨트롤러(10)로 입력되는 데이터 신호이다.

도 5는 본 발명에 따른 BST 칩 딜레이 측정시스템에서 사용되는 메인 컨트롤러(10)와 그 내부에 구현되는 딜레이 측정부(20)의 구성을 도시하고 있다. 여기서, 상기 딜레이 측정부(20)는 본 발명에서와 같이 상기 메인 컨트롤러(10) 내부에 구현될 수도 있으나, 상기 메인 컨트롤러(10)로부터 분리 가능하다.

상기 메인 컨트롤러(10)는 도 5에 도시된 바와 같이 패턴신호(①)를 입력된 클록신호(③)에 따라 출력하는 패턴신호 출력단(11)과, 상기 복수개의 BST 칩(B1~Bn)을 통과한 패턴신호(④)가 입력되는 패턴신호 입력단(12)을 포함하여 구성된다.

또한, 상기 메인 컨트롤러(10) 내부에 구현된 딜레이 측정부(20)는 상기 패턴신호 출력단(11)으로 입력되는 클록신호보다 빠른 고속클록신호(⑩)를 생성하는 고속클록 생성부(미도시)와, 상기 고속클록 생성부에서 생성된 고속클록신호(⑩)를 카운트하는 카운터(21)와, 상기 패턴신호 출력단(11)에서 출력된 패턴신호와 상기 패턴신호 입력단(12)으로 입력된 칩 통과 패턴신호의 동일여부를 비교하여 그에 따라 상기 카운터(21)의 허가신호(⑥)를 제어하는 비교부(22)와, 상기 비교부(22)에서 비교한 패턴신호가 동일한 경우 즉, 상기 출력된 패턴신호가 상기 패턴신호 입력단(12)으로 입력되기까지 상기 카운터(21)에서 카운트된 상기 고속클록신호(⑩)의 넘버에 따라 딜레이를 계산하는 가감기(23)로 구성된다.

또한, 상기 딜레이 측정부(20)는 상기 가감기(23)에서 계산된 딜레이에 따라 상기 패턴신호 출력단(11)으로 입력되는 클록신호(③)를 보정하여 보정클록신호(⑪)를 생성하는 클록신호 보정부(24)와, 상기 고속클록신호(⑩) 및 상기 보정클록신호(⑪)를 선택신호(⑨)에 따라 선택하여 딜레이 측정 시, 상기 카운터(21)와 패턴신호 입력단(12)으로 상기 고속클록신호(⑩)가 입력되도록 하고, 상기 딜레이 측정이 종료된 후 상기 카운터(21)와 패턴신호 입력단(12)으로 상기 보정클록신호(⑪)를 입력하여 상기 패턴신호 입력단(12)에서 상기 보정클록신호(⑪)에 따라 상기 칩 통과 패턴신호를 캡쳐하거나 읽도록 하는 클록신호 선택부(25)를 더 포함한다.

상기와 같이 구성된 본 발명의 BST 칩 딜레이 측정시스템에서 먼저 딜레이를 측정하려고 하면, 상기 선택신호(⑨)에 의해 상기 클락신호 선택부(25)에서 상기 고속클락신호(⑩)가 선택된다. 클록신호(③)가 상기 패턴신호 출력단(11)으로 인가되고, 상기 TDO 포트로 특정 패턴신호(①)가 출력된다. 상기 카운터(21)로 입력되는 허가신호(⑥)가 상기 카운터(21)의 카운트를 허가(enable)하면서 상기 카운터(21)는 상기 고속클록신호(⑩)를 카운트한다. 그리고, 상기 패턴신호 출력단(11)에서 출력된 패턴신호(①)가 상기 비교부(22)로 입력(②)된다.

그 후, 상기 TDI 포트를 통해 패턴신호 입력단(12)으로 입력되는 칩 통과 패턴신호(④)가 캡쳐되어 상기 비교부(22)로 입력(⑤)된다. 상기 비교부(22)는 상기 출력 패턴신호(②)와, 상기 칩 통과 패턴신호(⑤)의 동일여부를 비교하고, 상기 칩 통과 패턴신호(⑤)가 상기 출력된 패턴신호(②)와 동일해질 때, 즉, 상기 복수개의BST 칩(B1~Bn)으로 출력된 패턴신호가 상기 BSC(B1~Bn)을 통과하고 상기 메인 컨트롤러(10)로 입력된 때, 상기 허가신호(⑥)를 제어하여, 상기 카운터(21)의 카운트를 불허한다.

상기 가감기(23)는 상기 카운터(21)로부터 카운트된 넘버(⑦)을 상기 보드에 실장된 BST 칩의 수 등에 따른 데이터값(⑧)과 연산하여 신호가 상기 BST 칩(B1~Bn)을 통과하는데 소요되는 딜레이(⑫)를 계산한다. 상기 계산된 딜레이(⑫)는 상기 클록신호 보정부(24)로 입력되고 그에 따라 상기 클록신호 보정부는 상기 클록신호(③)를 상기 딜레이(⑫)만큼 지연시켜 상기 클록신호 선택부(25)로 보정된 보정클록신호(⑪)를 입력한다. 특히 본 실시예에서, 상기 데이터값(⑧)은 상기 보드에 실장된 BST 칩의 수와 상기 BST 칩을 신호가 통과하는데 소요되는 시간을 곱한 값이다. 따라서, 상기 가감기(23)는 고속클록신호가 상기 카운트된 넘버까지 클록되는데 소요되는 총시간에서 상기 데이터값(⑧)에 의한 BST 칩 신호 통과시간을 제한 후, 상기 결과값에을 곱하는데, 이는 상기 결과값이 패턴신호가 상기 BST 칩로 전달되는 시간과 상기 BSC를 통과한 신호가 상기 메인 컨트롤러로 전달되는 시간이 더해진 값이기 때문이다. 특히, 본 발명에 따라 가감기(23)에서 수행되는 딜레이 계산방법은 경우에 따라 달라질 수 있는데, 이는 패턴신호 출력 시부터 입력 시까지 소요되는 총시간으로부터 딜레이를 계산하는 방법이 여러가지 있을 수 있기 때문이다.

상기한 딜레이 측정 모드가 종료되면, 상기 선택신호(⑨)는 상기 클록신호선택부(25)가 보정클록신호(⑪)를 선택하도록 하며 그에 따라 상기 패턴신호 입력단(12)에 상기 보정클록신호(⑪)가 입력되므로 상기 메인 컨트롤러(10)는 보정클록신호에 따라 칩 통과 패턴신호를 캡쳐하고 읽는다.

이하, 상기 본 발명에 따른 BST 칩 딜레이 측정시스템에서 딜레이를 측정하고 보정하는 방법을 도 6을 참고로 설명한다.

먼저, 딜레이 측정이 시작되면, 제1 단계에서 상기 선택신호를 이용하여 상기 클록신호 선택부가 상기 고속클록신호를 선택하도록 한다. (S1)

제2 단계에서 특정한 패턴신호가 상기 복수개의 BST 칩으로 인가된다. (S2)

제3 단계에서 상기 카운터로 카운트를 허가하는 신호가 입력됨에 따라 고속클록신호가 카운트된다. (S3)

제4 단계에서 상기 패턴신호 입력단은 상기 칩 통과 패턴신호를 상기 고속클록신호에 따라 캡쳐한다. (S4)

제5 단계에서 상기 비교부는 상기 출력된 패턴신호와 상기 칩 통과 패턴신호의 동일여부를 비교한다. (S5)

만일, 상기 제5 단계에서 패턴신호가 동일하지 않은 경우, 상기 제3 단계로 복귀하여 상기 카운터에서 고속클록신호가 계속 카운트된다.

한편, 상기 제5 단계에서 패턴신호가 동일한 경우, 제6 단계에서 상기 카운터에서 카운트된 넘버에 따라 상기 신호의 딜레이가 계산된다. (S6)

제7 단계에서는 상기 계산된 딜레이만큼 클록신호를 지연시킨 칩 통과 패턴신호를 위한 보정클록신호가 생성된다. (S7)

상기 제7 단계에서 생성된 보정클록신호에 따라 상기 칩 통과 패턴신호가 캡쳐되고 읽어짐에 따라 BST 칩 딜레이 보정은 종료된다.

도 7은 본 발명에 따른 BST 칩 딜레이 측정시스템 및 측정방법에서 발생하는 신호의 파형을 도시하고 있다.

도시된 바와 같이, 칩 통과 패턴신호(④)가 클록신호(③)의 반주기만큼 딜레이 되어도 상기 고속클록신호(⑩)를 이용하여 상기 카운터에서 카운트된 넘버까지 상기 고속클록신호가 클록하기까지 측정된 총시간(Tm)에 따라 상기 딜레이를 계산하였으므로, 상기 칩 통과 패턴신호(④)를 캡쳐하기 위한 보정클록신호(⑪)는 상기 딜레이를 보정하므로 상기 메인 컨트롤러가 입력신호의 딜레이에도 관계없이 정상적으로 동작할 수 있다.

상기와 같이 구성되는 본 발명의 BST 칩 딜레이 측정시스템 및 그 방법은 보드에 실장된 BST 칩의 연결상태를 파악하기 위하여 상기 복수개의 BST 칩으로 패턴신호를 출력하고 상기 칩을 통과한 패턴신호를 입력받는 메인 컨트롤러가 상기 보드 또는 전송로 상에서 발생하는 신호 딜레이를 고속클록신호를 통해 측정하고 이를 보정할 수 있도록 함으로서 상기 메인 컨트롤러로 입력되는 칩 통과 패턴신호에 대한 상기 보드 또는 상기 전송로 상의 딜레이의 영향을 완전히 제거하는 동시에 상기 메인 컨트롤러가 그에 따라 정상적으로 동작되는 효과가 있다.

Claims (9)

1. 보드에 실장된 바운더리 스캔 테스트 칩Boundary Scan Test Chip)으로 클록신호에 동기화된 패턴신호를 출력하고, 상기 칩을 통과한 패턴신호와 상기 출력된 패턴신호의 동일여부를 비교하여 상기 칩의 연결상태를 파악하는 메인 컨트롤러와,

   상기 클록신호보다 빠른 고속클록신호를 생성하고, 상기 고속클록신호를 상기 패턴신호 출력 후 상기 칩을 통과한 패턴신호 입력 시까지 카운트하여 상기 칩을 통과하는 신호의 딜레이를 측정하는 딜레이 측정부를 포함하여 구성되며,

   상기 딜레이 측정부는 상기 고속클록신호를 발생하는 고속클록과, 상기 고속클록신호를 카운트하는 카운터와, 상기 칩을 통과한 패턴신호와 상기 출력된 패턴신호의 동일여부를 비교하는 비교부와, 상기 비교부에서 비교한 상기 칩 통과 패턴신호와 출력 패턴신호가 동일한 경우에 상기 카운터에서 카운트된 넘버에 따라 상기 칩에 신호 통과 시 발생하는 딜레이를 계산하는 가감기를 포함하여 구성되는 것을 특징으로 하는 바운더리 스캔 테스트 칩 딜레이 측정시스템.
2. 삭제
3. 제 2 항에 있어서,

   상기 딜레이 측정부는 상기 가감기에서 계산된 딜레이에 따라 상기 메인 컨트롤러의 클록신호를 보정하는 클록신호 보정부를 더 포함하여,

   상기 보정된 클록신호에 따라 상기 메인 컨트롤러가 상기 칩을 통과한 패턴신호를 읽도록 구성되는 것을 특징으로 하는 바운더리 스캔 테스트 칩 딜레이 측정시스템.
4. 제 3 항에 있어서,

   상기 딜레이 측정부는 상기 바운더리 스캔 칩의 딜레이를 측정하고자 하는 경우 상기 카운터부로 고속클록신호를 입력하고, 상기 딜레이 측정이 종료된 경우 상기 메인 컨트롤러의 칩 통과 패턴신호의 입력단에 상기 보정된 클록신호를 입력하는 클록신호 선택부를 더 포함하여 구성되는 것을 특징으로 하는 바운더리 스캔 테스트 칩 딜레이 측정시스템.
5. 보드에 실장된 바운더리 스캔 테스트 칩으로 클록신호에 동기화된 패턴신호를 출력하고, 상기 칩을 통과한 패턴신호와 상기 출력된 패턴신호의 동일여부를 비교하여 그에 따라 상기 칩의 연결상태를 파악하는 바운더리 스캔 테스트 칩 테스트방법에 있어서,

   고속클록신호를 생성하여 상기 고속클록신호를 상기 패턴신호 출력 후 칩 통과 패턴신호 입력 시까지 카운트하는 제1 단계와;

   상기 카운트된 고속클록신호의 넘버에 따라 상기 칩을 통과한 신호의 딜레이를 계산하는 제2 단계를 포함하여 이루어지는 것을 특징으로 하는 바운더리 스캔 테스트 칩 딜레이 측정방법.
6. 제 5 항에 있어서,

   상기 바운더리 스캔 테스트 칩 딜레이 측정방법은 상기 칩을 통과한 패턴신호와 상기 출력된 패턴신호의 동일여부를 비교하는 과정을 포함하여,

   상기 칩 통과 패턴신호와 출력 패턴신호가 동일할 때까지 상기 고속클록신호를 카운트하는 것을 특징으로 하는 바운더리 스캔 테스트 칩 딜레이 측정방법.
7. 제 5 항에 있어서,

   상기 바운더리 스캔 테스트 칩 딜레이 측정방법은 상기 제2 단계 후에 상기 계산된 딜레이에 따라 상기 클록신호를 보정하는 과정을 포함하여,

   상기 바운더리 스캔 테스트 칩의 테스트방법에서 칩을 통과한 패턴신호를 상기 보정된 클록신호에 따라 읽도록 하는 것을 특징으로 하는 바운더리 스캔 칩 테스트 딜레이 측정방법.
8. 제 7 항에 있어서,

   상기 클록신호 보정과정은 상기 계산된 딜레이만큼 상기 클록신호를 지연시키는 것을 특징으로 하는 바운더리 스캔 테스트 칩 딜레이 측정방법.
9. 제 8 항에 있어서,

   상기 클록신호 보정과정은 상기 카운트된 고속클록신호의 넘버에 따라 상기 패턴신호 출력 후 칩을 통과한 패턴신호 입력 시까지 소요되는 총시간을 계산하는 과정과;

   상기 계산된 총시간에서 상기 보드에 실장된 바운더리 스캔 테스트 칩을 신호가 통과하는데 소요되는 시간을 제하는 과정과;

   상기 시간이 제하여진 총시간의이 딜레이로 계산되는 과정을 포함하여 이루어지는 것을 특징으로 하는 바운더리 스캔 테스트 칩 딜레이 측정방법.