KR100427856B1 - 기판내의 트렌치를 채우기 위한 방법 - Google Patents

기판내의 트렌치를 채우기 위한 방법 Download PDF

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Abstract

본 발명은 기판상에 얕은 트렌치 절연을 형성하기 위한 방법에 관한 것이다. 활성 영역을 절연하기 위해, LOCOS 절연 공정이 점차 소위 얕은 트렌치 절연(STI) 공정으로 대체된다. 본 발명은 오존 활성화 CVD 방법의 선택적 증착을 이용함으로써, 실리콘 기판내에 에칭된 얕은 트렌치를 산화 실리콘으로 채운다. 이로 인해, 매우 복잡하게 형성되는 소위 PAIGE 마스크를 이용한 포토레지스트의 제공 및 구조화가 생략될 수 있다.

Description

기판내의 트렌치를 채우기 위한 방법{METHOD OF FILLING TRENCHES IN A SUBSTRATE}
반도체 모듈상에서의 액티브 영역 절연을 위해, LOCOS-절연은 점점 소위 얕은 트렌치("shallow trench") 절연(STI) 또는 깊은 트렌치("deep trench") 절연으로 대체되거나 또는 보충된다. 특히 새로운 메모리 세대(16M-DRAM 이상) 및 논리 모듈 세대에서는, STI는 LOCOS-절연 보다 높은 수축 가능성으로 인해 보다 많이 사용된다.
그러나, 예컨대 산화물로 채워진 트렌치의 평탄화시에는 일련의 어려움이 있다. 트렌치를 채움으로써, 반도체 웨이퍼의 표면에 큰 토포로지 차이가 생기며, 상기 토포로지 차이는 후속하는 단계에 대한 장애 작용을 일으킬 수 있다. 이것은 상기 토포로지 차이는 평탄화 공정에 의해 다시 제거되어야 한다는 결과를 야기한다. 그러나, 상기 토포로지 차이는 간단한 CMP 공정(chemical-mechanical-polishing)으로는 충분치 않을 정도로 크다. 백에칭에 의한 평탄화 공정은 복잡하며 고가의 프로세스 제어를 필요로 한다.
예컨대, 얕은 트렌치 절연을 위한 선행 기술에 따른 프로세스는 먼저, 약 200 내지 500 nm 깊이의 얕은 트렌치(shallow-trench)를 실리콘 기판내에 에칭한 다음, LPCVD-공정을 통해 상기 트렌치를 TEOS-산화물로 채우고, 그에 따라 형성된 토포로지를 평탄화하는 것이다.
평탄화 단계는 하기 부분 단계를 포함한다:
1. 보조 마스크(PAIGE-마스크)를 이용한 포토레지스트의 제공 및 구조화. 이 경우, 마스크 형성이 복잡하고 비용이 많이 드는 계산 공정을 전제로 하는데, 그 이유는 포토레지스트의 존재 여부가 소위 패턴 팩터에 의존하기 때문이다.
2. 부가의 포토레지스트층의 제공.
3. 포토레지스트 및 산화물의 비선택적 백에칭.
4. 화학적-기계적 연마에 의해 잔류하는 토포로지의 제거.
상기 방법은 많은 시간 및 비용을 필요로 한다. 특히, 새로운 논리 모듈의 제조를 위해, 개별 제품의 마스크 형성을 위한 계산이 재차 수행되므로, 엄청난 시간 및 비용이 소요된다.
본 발명은 기판내의 트렌치를 채우기 위한 방법에 관한 것이다. 본 발명은 특히 반도체 기판상의 얕은 또는 깊은 트렌치 절연부를 형성는 방법에 관한 것이다.
도 1 내지 3은 본 발명에 따른 방법의 제 1 실시예,
도 4 내지 7은 본 발명에 따른 방법의 제 2 실시예,
도 8은 본 발명에 따른 절연 구조물이다.
본 발명의 목적은 기판내의 트렌치를 채우는데 있어 상기 방법이 적은 시간 및 비용으로 경제적으로 수행되며, 최상의 평탄도를 갖는 구조화된 기판을 가능케하는 새로운 방법을 제공하는 것이다.
상기 목적은 청구범위 제 1항에 따른 방법에 의해 달성된다. 또한, 본 발명에 따라 청구범위 제 15항에 따른 절연 구조물이 제공된다. 본 발명의 다른 바람직한 실시예는 청구범위 종속항, 명세서 및 첨부된 도면에 제시된다.
본 발명에 따라 하기 단계를 포함하는, 기판내의 트렌치를 채우기 위한 방법이 제공된다:
a) 기판상에 기준층을 형성하는 단계;
b) 상기 기준층을 패터닝하는 단계;
c) 상기 기판내에 트렌치를 형성하는 단계; 및
d) 형성된 구조물상에 트렌치를 채우기 위해 사용되는 재료를 제공하는 단계,
기준층상에서 트렌치를 채우기 위해 사용된 재료의 성장률이 커버될 트렌치 표면상에서 트렌치를 채우기 위해 사용된 재료의 성장률 보다 적어도 팩터 2 정도 작도록 선택된다. 커버될 트렌치 표면은 통상적으로 기판 재료로 이루어진다. 그러나, 중간층이 제공될 수도 있다.
본 발명에 따른 프로세스는 전체적으로 전술한 STI-기술 실시예 보다 현저히 적은 단계를 포함하기 때문에, 비용면에서 바람직하다. 본 발명에 따른 방법이 필요한 공정과 양립될 수 있기 때문에, 전체 공정 흐름을 변동시키지 않으면서 기존 기술에 통합될 수 있다. 또한, 얕은 트렌치 절연 및 깊은 트렌치 절연에도 적용될 수 있다.
바람직하게는 기판으로는 실리콘 기판이 제공되며, 트렌치를 채우기 위한 절연 물질로는 실리콘 산화물이 사용된다.
또한, 기준층으로는 실리콘 질화물층, 티타늄 질화물층 또는 폴리실리콘층, 특히 도핑된 폴리실리콘층이 제공되는 것이 바람직하다. 실리콘 산화물은 바람직하게는 오존 활성화 CVD-방법, 특히 SACVD-방법으로 증착된다. 이러한 오존 활성화된 CVD-방법은 예컨대 EP-0 582 724 A1호 및 EP-0 537 001 A1호에 상세히 설명되어 있다. 특히 SACVD-증착 공정은 매우 양호한 충전 특성을 나타내며, 이로 인해 4:1의 큰 애스펙트 비를 가진 트렌치를 홀 없이 채울 수 있다.
바람직하게는 트렌치를 채우기 위해 사용된 재료는 평면형 표면이 형성될 때까지 제공된다. 따라서, 웨이퍼 표면은 후속하는 CMP-단계 이전에 이미 평면형 구조로 되어 있기 때문에, 트렌치 영역이 클 때도 CMP-단계 동안 "디싱"이 발생하지 않는다.
기준층은 기판 표면상에 직접 제공될 수 있다. 그러나, 대안으로서 기판과 기준층 사이에 적어도 하나의 중간층, 특히 산화물층이 제공될 수도 있다.
바람직하게는 트렌치를 채우기 위해 사용된 재료의 제공 후에 열산화(예컨대, 10 내지 30분 동안 900 - 1000℃)가 수행된다. 상기 산화는 이미 증착된 재료, 특히 이미 증착된 실리콘 산화물에 의해 야기되고, 트렌치의 형성 동안 발생할 수 있는, 기판내에 남은 손상을 감소시킨다. 또한, 상기 산화시 트렌치의 상부 에지에서 충분한, 소위 "코너 라운딩"이 이루어진다.
기판내의 손상은 트렌치의 형성 후 라이너 산화에 의해서도 감소될 수 있다. 물론 성장된 산화물은 후속해서 습식 화학적으로 다시 제거되어야 하는데, 그렇지 않으면 후속하는 증착 공정의 선택성이 주어지지 않기 때문이다. 이러한 "희생 산화물"은 예컨대 트렌치의 절연 특성을 저하시키는 에칭 손상 및 트렌치 에지에서의 고정 전하를 제거한다.
바람직하게는 트렌치를 채우기 위해 사용된 재료의 제공 후에, 기준층의 높이 위에 배치된 재료의 부분이 다시 제거된다. 이것을 위해, 바람직하게는 CMP-방법이 사용된다.
또한, 얕은 트렌치 및 깊은 트렌치가 동시에 채워지는 것이 바람직하다. 이것은 전체 공정의 복잡성 및 공정 비용을 더욱 현저히 감소시킨다.
특히, 깊은 트렌치의 폭 대 얕은 트렌치의 높이(에칭 깊이 + 기준층의 두께)의 비는 대략 2*α/(α-1)이다. 여기서, α는 커버될 트렌치 표면상에서 트렌치를 채우는데 사용되는 재료의 성장률 대 기준층상에서 트렌치를 채우는데 사용되는 재료의 성장률의 비이다.
또한, 반도체 기판내에 절연 물질로 채워진 트렌치를 포함하는 절연 구조물이 제공된다. 그로 인해, 절연 구조물은 트렌치가 적어도 하나의 얕은 영역 및 적어도 하나의 깊은 영역을 포함하는 것을 특징으로 한다.
따라서, 얕은 트렌치의 장점과 깊은 트렌치의 장점이 결합될 수 있다.
바람직하게는, 깊은 영역의 폭 대 얕은 영역의 깊이의 비는 대략 2*α/(α-1)이다. 여기서, α는 기판상에서 트렌치를 채우기 위해 사용되는 재료의 성장률 대 기준층(5)에서 트렌치를 채우기 위해 사용되는 재료의 성장률의 비이다. 본 발명을 도면을 참고로 구체적으로 설명하면 하기와 같다. 도면에서 동일한 부분은 동일한 도면 부호를 갖는다.
도 1에는 기판(1)이 도시된다. 상기 기판(1)은 산화물층(3) 및 질화물층(4)으로 덮인다. 상기 층 구성은 NIOX 층이라 한다. 질화물층(Si3N4)은 CVD 방법으로 형성된다. 질화물층은 NIOX-층상에 증착된 기준층(5)용 확산 배리어로 사용된다. 여기서, 기준층(5)은 티타늄 질화물로 이루어진다. 그러나, 기준층이 도핑된 폴리실리콘으로 이루어질 수도 있다. 티타늄 질화물층(5)은 질화물층상에의 스퍼터링에 의해 증착된다. 그리고 나서, 트렌치(6)(shallow-trench)를 형성하기 위해 사용되는 포토레지스트(8)가 제공된다.
그 다음에, 기판 표면(2)내에 얕은 트렌치(6)가 에칭된다.
도 2는 에칭된 얕은 트렌치(6)가 오존 활성화 CVD 방법으로 증착된 실리콘 산화물(7)로 채워지는 것을 나타난다.
실리콘 산화물층의 오존 활성화 증착시, 상이하게 형성된 표면상에서 상이한 성장률이 얻어질 수 있다. 본 경우에는 티타늄 질화물층(5)상에서 실리콘 산화물의 성장률은 에칭된 얕은 트렌치의 실리콘상에서 실리콘 산화물의 성장률 보다 팩터 10-15 정도 더 작다.
CVD-증착을 위한 출발 물질로는 TEOS와 더불어, 특히 OMTC(Octa-Metyl-Zyklo-Tetra-Siloxan) 또는 HMDS(Hexa-Metyl-Disiloxan)이 적합하다.
도 3에 나타난 바와 같이, 기판 표면(2)상에 증착된 NIOX층(3, 4), 티탄늄 질화물층(5) 및 오존 활성화 CVD 방법으로 증착된 실리콘 산화물(7)이 특히 백에칭에 의해 제거된다. 그리고 나서, 백에칭된 기판 표면(2)이 CMP-방법(Chemical Mechanical Polishing)에 의해 더욱 평탄화될 수 있다.
도 4 내지 7은 본 발명에 따른 방법의 제 2 실시예를 나타낸다. 도 4에는 기판(1)이 도시된다. 기판(1)은 산화물층(11) 및 질화물층(12)으로 덮인다. 질화물층(Si3N4)은 CVD-방법으로 형성된다. 이 실시예에서 질화물층(12)은 기준층을 형성한다.
포토 기술에 의해 질화물층(12) 및 산화물층(11)이 구조화된다. 그리고 나서, 이방성 에칭 방법에 의해 트렌치(6)가 기판(1)에 에칭된다. 결과적으로 형성된 구조물이 도 4에 도시된다.
그 다음에, 오존 활성화 증착 공정에 의해 질화물층(Si3N4)(12)상에 실리콘 산화물층(13)이 형성되고 동시에 트렌치(6)가 실리콘 산화물로 채워진다. 증착 공정은, 트렌치(6)내의 실리콘 산화물층의 신속한 성장에 의해 질화물층(12) 상에 실리콘 산화물층(13)을 가진 거의 평탄한 표면이 얻어질 때까지 수행된다. 결과적으로 형성된 구조물이 도 5에 도시된다.
다음, 열산화가 이루어진다. 열산화는 이미 증착된 실리콘 산화물(SiO2)에 의해 야기되고, 트렌치(6)의 내부에 있는 기판 표면에 열 산화물층(14)을 형성시킨다. 열산화는 트렌치(6)의 에칭 동안 발생할 수 있는, 기판(1)내에 남은 손상을 줄인다. 또한, 상기 산화에 의해 트렌치(6)의 상부 에지에서 충분한 소위 "코너 라운딩"이 이루어진다. 결과적으로 형성된 구조물이 도 6에 도시된다.
다음, 질화물층(12)의 레벨상에 배치된 실리콘 산화물이 CMP-단계 또는 습식 화학적으로 제거됨으로써, 평면형 표면을 가진 구조물이 형성된다(도 7).
도 8은 본 발명에 따른 절연 구조물(20)을 도시한다. 절연 구조물(20)은 반도체 기판(1)내에 실리콘 산화물(24)로 채워진 트렌치(6)를 포함한다. 또한, 절연 구조물(20)은 실리콘 질화물층(12)의 표면으로부터 높이(T)를 가진 얕은 영역(21)을 포함한다. 또한, 절연 구조물(20)은 깊은 영역(22)을 포함한다. 절연 구조물(20)의 깊은 영역(22)은 폭(B)을 갖는다. 깊은 영역의 폭(B) 대 얕은 영역의 높이(T)의 비는 대략 2*α/(α-1)이다. 상기 식에서, α는 기판(2)상에서 트렌치를 채우기 위해 사용된 재료의 성장률 대 질화물층(12)상에서 트렌치를 채우기 위해 사용된 재료의 성장률의 비이다.
이로 인해, 본 발명에 따른 절연 구조물을 채울 때 실리콘 산화물(24)의 거의 평탄한 표면이 형성된다.

Claims (16)

  1. 기판내의 적어도 하나의 트렌치를 채우기 위한 방법에 있어서,
    a) 기판(1)상에 기준층(5; 12)을 형성하는 단계;
    b) 상기 기준층(5: 12)을 패터닝하는 단계;
    c) 상기 기판(1)내에 트렌치(6)를 형성하는 단계; 및
    d) 형성된 구조물상에 트렌치를 채우기 위한 재료를 증착하는 단계를 포함하며,
    상기 기준층(5; 12)은 상기 기준층(5; 12)상에서 트렌치(6)를 채우기 위해 사용된 재료의 성장률이 커버될 트렌치(6)의 표면상에서 트렌치(6)를 채우기 위해 사용된 재료의 성장률 보다 적어도 팩터 2 정도 작게 선택되는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서, 상기 기판(1)은 실리콘 기판이며, 상기 트렌치(6)를 채우기 위한 절연 물질이 사용되는 것을 특징으로 하는 방법.
  3. 제 2 항에 있어서, 상기 절연 물질은 실리콘 산화물인 것을 특징으로 하는 방법.
  4. 제 2 항에 있어서, 상기 기준층(5;12)은 실리콘 질화물층, 티타늄 질화물층 또는 폴리실리콘층인 것을 특징으로 하는 방법.
  5. 제 2 항 또는 4 항에 있어서, 상기 실리콘 산화물은 오존 활성화 CVD 방법으로 증착되는 것을 특징으로 하는 방법.
  6. 제 1 항 내지 4 항 중 어느 한 항에 있어서, 상기 트렌치(6)를 채우기 위해 사용된 재료는 평면형 표면이 형성될 때까지 제공되는 것을 특징으로 하는 방법.
  7. 제 1 항 내지 4 항 중 어느 한 항에 있어서, 상기 기판(2)과 상기 기준층(5;12) 사이에 적어도 하나의 중간층이 제공되는 것을 특징으로 하는 방법.
  8. 제 7 항에 있어서, 상기 중간층은 산화물층인 것을 특징으로 하는 방법.
  9. 제 1 항 내지 4 항 중 어느 한 항에 있어서, 상기 트렌치(6)를 채우기 위해 사용된 재료를 제공한 후에 열산화가 수행되는 것을 특징으로 하는 방법.
  10. 제 2 항 또는 4 항에 있어서, 상기 트렌치(6)의 형성 후, 라이너 산화가 수행되는 것을 특징으로 하는 방법.
  11. 제 1 항 내지 4 항 중 어느 한 항에 있어서, 상기 트렌치를 채우기 위해 사용된 재료의 제공 후에, 상기 기준층(5;12)의 레벨상에 배치된 재료 부분이 다시 제거되는 것을 특징으로 하는 방법.
  12. 제 11 항에 있어서, 상기 기준층(5; 12)의 레벨상에 배치된 재료 부분은 CMP-방법에 의해 다시 제거되는 것을 특징으로 하는 방법.
  13. 제 1 항 내지 4 항 중 어느 한 항에 있어서, 얕은 트렌치 및 깊은 트렌치가 동시에 채워지는 것을 특징으로 하는 방법.
  14. 제 13 항에 있어서, 상기 깊은 트렌치의 폭 대 얕은 트렌치의 높이의 비는 대략 2*α/(α-1)이고, 여기서 α는 커버될 트렌치의 표면상에서 트렌치를 채우기 위해 사용된 재료의 성장률 대 기준층상에서 트렌치를 채우기 위해 사용된 재료의 성장률의 비인 것을 특징으로 하는 방법.
  15. 반도체 기판(1)내에 절연 물질로 채워진 트렌치(6)를 포함하는 절연 구조물(20)에 있어서,
    상기 트렌치는 적어도 하나의 얕은 영역(21) 및 적어도 하나의 깊은 영역(22)을 포함하며, 상기 깊은 영역(22)의 폭 대 상기 얕은 영역(21)의 높이의 비는 대략 2*α/(α-1)이고,
    여기서 α는 커버될 트렌치(6)의 표면상에서 트렌치를 채우는데 사용된 재료의 성장률 대 기준층(5)에서 트렌치를 채우는데 사용된 재료의 성장률의 비인 것을 특징으로 하는 절연 구조물.
  16. 삭제
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