KR100427853B1 - 디지털메시지루팅시스템 - Google Patents

Abstract

디지털 메시지 루팅 시스템은 적어도 하나의 디지털 메시지 루팅 유닛(IDEC1 내지 IDEC4), 및 하나의 전송 링크(L)을 통해 각 루팅 유닛(IDEC1 내지 IDEC4)에 연결된 다수의 하위 유닛(IDEC2 내지 IDEC4, E73 내지 E96)을 포함하고, 하위 유닛(IDEC1 내지 IDEC4, E73 내지 E96)의 전송 요구를 신호화하기 위해 하위 유닛은 처음에는 중요하지 않은 내용의 적어도 하나의 메시지를, 그 다음에는 중요한 내용의 메시지를 하위 유닛에(IDEC1 내지 IDEC4, E73 내지 E96) 전송한다.

Description

디지털 메시지 루팅 시스템

본 발명은, 적어도 하나의 디지털 메시지 루팅 유닛 및 각각의 하위 유닛이 개별적인 전송 링크를 통해 각 디지털 메시지 루팅 유닛에 연결되어 있는 다수의 하위 유닛들을 포함하는 디지털 메시지 루팅 시스템에 관한 것이다.

상기 시스템은 가입자 장치를 많이 포함할수록, 더 경제적이다. 따라서, 전송될 신호는 단계적으로 모아져서 필요한 경우에 각 계층에 소속 및 분배될 수 있다. 최근의 디지털 메시지 루팅 시스템은 통상적으로 계층적으로 조직되며, 컴퓨터에 의해 제어되는 시스템이고, 각 가입자 장치로부터 전송된 데이터를 수신, 평가, 처리 및/또는 다른 유닛에 전달한다.

한편으로는, 소정 시간 동안 하나의 가입자 장치로부터 다른 가입자 장치로 전송되는, 라인 루팅 데이터와는 구별된다. 이 방법은, 이용 가능한 전송 링크가 단지 부분적으로만 이용되기 때문에, 예컨대 최우선의 음성 전송에는 적합하지만, 통상적인 데이터 전송에는 종종 효과적이지 않다. 다른 한편으로는, 전송 링크를 효율적으로 이용하기 위해 각 가입자 장치 사이의 적합하고 가능한 전송 경로를 선택하며, 계층의 필요시 중간 저장되는 패킷 루팅 데이터는 구별된다.

예컨대 통합 서비스 디지털 망(ISDN)과 같은 보편적인 디지털 협대역 네트워크가 패킷 루팅 데이터뿐만 아니라 라인 루팅 데이터를 전송할 가능성을 제공한다. ISDN에서 상이한 통신 서비스에 대한 접근은, Comitte Consultatif International Telegraphique e Telefonique (CCITT)의 추천서에 규정되어 있는 프로토콜을 통해 이루어진다. 상기 프로토콜은 신호화 정보가 추가로 전송될 수 있는 데이터 채널(D-채널)을 통해 교환된다. 신호화 정보에는 특히 메시지 루팅 시스템용 단말장치 또는 다른 단말 장치의 제어 정보가 속한다. 또한 상기 신호화 정보는 라인 루팅 데이터 전송용 채널(B-채널)을 루팅 하기 위한 정보도 포함한다.

신호화 데이터를 평가하기 위해, ISDN에서는 통상적으로 D-채널 루팅 유닛이 사용되고, 상기 유닛은 전송 링크를 제어하기 위해 필요한, D 채널 당 하나의 직렬 접속 로직 외에 각각 하나의 타이밍 제어 회로, 스위치 제어 회로, 충돌 제어 회로 및 송/수신 유닛을 포함한다. 상기 방식의 루팅 유닛은 예를 들어 Siemens Data Book, ICs fr Communication, 89/2 판, 332 내지 354 페이지에 구성 부품 PEB 2075로서 기술된다. 공지된 상기 루팅 유닛은 4개의 D-채널용으로 설계되고 집적 회로 기술로 구현된다. 상기 구성 부품에서 D-채널의 수는 특히 필요한 높은 회로 비용에 의해 제한된다. 그 결과 루팅 시스템에 대한 회로 기술적 비용도 증가된다.

비용이 적게 드는 디지털 메시지 루팅 시스템은 예컨대 독일 특허 공보 제 41 41 493호에 공지된다. 상기 시스템은 하나의 디지털 메시지 루팅 유닛을 포함하고, 다수의 하위 유닛이 각각 하나의 전송 링크를 통해 상기 유닛에 접속된다. 메시지 루팅 유닛은 공급되는 신호를 평가 및 다른 처리를 위해 편집하는 하나의 수신 유닛을 포함한다. 상기 수신 유닛 앞에는 전송 링크에 결합된 하나의 스위칭 유닛이 접속되며, 상기 스위칭 유닛은 제어 신호에 따라 다수의 전송 링크 중 하나를 상기 수신 유닛에 접속한다. 각 전송 링크에서 하위 유닛의 전송 신호의 발생을 검출하여 적합한 정보 신호를 송출하는 하나의 체킹 유닛도 마찬가지로 전송 링크에 연결된다. 선택 유닛은 체킹 유닛, 스위칭 유닛 및 전송 링크에 연결되고, 체킹 유닛의 정보 신호에 의존해서 소정 기준에 따라 하나의 전송 링크를 선택하며, 스위칭 유닛 및 하위 유닛에 대한 제어 신호를 발생시킨다. 하위 유닛의 전송 요구가 있을 때 하위 유닛은 제 1메시지의 전송을 시작한다. 제 1메시지가 완전히 전송되기 전에, 이 시점에서 (여전히) 전송이 불가능한 경우에는, 상기 메시지 루팅 시스템의 상위 루팅 유닛은 제 1메시지가 분실되지 않도록 상응하는 신호를 하위 유닛에 전송한다. 상기 신호가 적시에 도달되면, 제 1메시지가 홀딩되어 전송이 가능할 때까지 재차 전송되거나 또는 지연된다. 신호가 하위 유닛에 도달되지 않거나 너무 늦게 도달되면, 이미 전부 전송된 메시지는 더 이상 반복이 불가능하기 때문에 메시지는 분실된다. 그러므로 전술된 방식의 디지털 메시지 루팅 시스템에서는, 단지 반응 시간이 최단 시간에 전송될 하위 가입자 장치의 메시지 보다 전체적으로 더 짧은 전송 링크 및 메시지 루팅 유닛만 사용될 수 있다.

본 발명의 목적은, 전송 링크 및 메시지 루팅 유닛의 반응 시간이 하위 유닛의 최단 메시지 보다 전체적으로 더 긴 디지털 메시지 루팅 시스템을 제공하는 것이다.

상기 목적은, 하위 유닛의 전송 요구를 신호화하기 위해 처음에는 중요하지 않은 내용의 적어도 하나의 메시지를, 그 다음에는 중요한 내용의 메시지를 하위 유닛에 전송하도록 구성된, 전술한 방식의 디지털 메시지 루팅 시스템에 의해 달성된다. 본 발명의 실시예 및 개선예는 종속항에 기술된다.

본 발명은 도면에 도시된 실시예를 참조하여 하기에 자세히 설명된다:

제 1도에 따라, 본 발명에 따른 디지털 메시지 루팅 시스템에는 4개의 디지털 메시지 루팅 유닛(IDEC1 내지 IDEC4)이 제공된다. 메시지 루팅 유닛(IDEC1 내지IDEC4)은 동일하게 형성된다. 따라서 하기에서는 메시지 루팅 유닛(IDEC1)이 대표적으로 자세히 기술된다. 메시지 루팅 유닛은 하나의 전송 링크를 통해 다수의, 본 경우에는 24개의 하위 유닛들에 연결된다. 한편으로는 가입자 장치(E73 내지 E96)가, 다른 한편으로는 다른 메시지 루팅 유닛(IDEC2 내지 IDEC4)이 하위 유닛으로서 기능 한다. 각각의 24개 가입자 장치(E1 내지 E24 및 E25 내지 E48 및 E49 내지 E72)는 하나의 전송 링크를 통해 상기 메시지 루팅 유닛에 접속된다. 도면에서 전송 링크는 통상적으로 (L)로 표시되고, 전송 라인 외에 1차 코더 장치 또는 디코더 장치 및 송신 증폭기와 수신 증폭기 같은, 특히 라인 매칭에 필요한 장치를 포함한다. 그러나 대안으로서 라인 매칭에 필요한 장치를 갖춘 무선 방송 링크 등도 사용 가능하다.

메시지 루팅 유닛(IDEC1)은 제공된 신호를 평가하고 예컨대 마이크로 프로세서 유닛(MP, 4) 및 이에 연결된 송/수신 장치(RX, 6)에 의해, 또다른 처리를 위해 신호를 편집하는 수신 유닛(RU, 8)을 포함한다. 수신 유닛(RU) 앞에는 제어 신호(S1)에 따라서 하나의 전송 링크(L)를 수신 유닛(RU)에 연결시키는, 전송 링크(L)에 연결된 스위칭 유닛(SU, 10)이 접속된다. 또한 전송 링크(L)에 연결된 체킹 장치(CU, 14)가 제공되며, 상기 체킹 장치는 각 전송 링크(L)상에서 하위 유닛(IDEC2 내지 IDEC4, E73 내지 E96)의 전송 신호의 발생을 검출하여 상응하는 정보 신호(S2)를 송출한다. 상기 정보 신호는 체킹유닛(CU), 전송 링크(L) 및 스위칭 유닛(SU)에 연결된 하나의 선택 장치(SL, 12)에 제공되고, 선택 장치는 상기 정보 신호에 따라서 소정기준에 따라 하나의 전송 링크(L)를 선택하며, 스위칭 유닛(SU)에 상응하는 제어 신호(S1) 및 하위 유닛(IDEC2 내지 IDEC4, E73 내지 E96)에 상응하는 제어 신호(S3)를 발생시킨다. 또한 메시지 루팅 유닛(IDEC1)은 전송 링크(L) 및 마이크로 프로세서 유닛(MP) 사이에 접속된 하나의 전송 장치(XU, 2)를 포함하지만, 중요하지 않기 때문에 자세하게 기술하지 않았다.

하나의 하위 유닛(IDEC2 내지 IDEC4, E73 내지 E96)이 선택 유닛(SL)에 의해 선택된 후에, 한편으로 선택된 하위 유닛의 전송 모드가 지속되는 동안에는 선택되지 않은 하위 유닛이 상응하는 제어 신호에 의해 차단되고, 다른 한편으로 전송 모드가 종결된 후에는 선택된 하위 유닛이 소정 기간동안 차단된다. 하위 유닛을 선택하기 위한 기준으로서, 예컨대 하위 유닛(IDEC2 내지 IDEC4, E73 내지 E96)에서 전송 모드를 수용하는 순서가 이용된다. 요구되는 즉시 각 하위 유닛(IDEC2 내지 IDEC4, E73 내지 E96)은 전송 모드를 시작한다. 이미 다른 하나의 하위 유닛이 선택되었다면, 상기 하위 유닛은 이전에 이미 전송 모드를 수용했기 때문에, 다음에 전송 모드를 수용하는 하위 유닛에 상응하는 신호가 전송되고, 그에 따라 상기 하위 유닛이 전송 모드를 세팅하고 다음 시점에 재차 전송 모드를 수용한다. 2개 이상의 하위 유닛이 동시에 전송 모드를 수용하는 경우에는, 상기 선택 유닛(SL)에 저장된 우선도 표에 따라 진행된다.

전송 라인(L) 및 메시지 루팅 유닛(IDEC1)의 반응 시간이 분실되지 않은, 하위 유닛으로부터 전송된 최단 메시지 보다 더 긴 경우에, 메시지의 손실을 방지하기 위해 특정 하위 유닛은 먼저 메시지가 손실되더라도 전송될 정보에 아무런 손실을 초래하지 않을 메시지나 의미없는 내용을 포함하는 메시지를 전송한다. 허용 반응 시간을 더 길게 하기 위하여, 한편으로 제 1메시지는 상당히 길게 형성될 수 있고, 다른 한편으로 필요한 경우에는 내용이 없는 다수의 메시지가 처음에 전송될 수 있다. 상기 "피상 메시지(dummy message)"는 하위 메시지 루팅 유닛(IDEC1)에 의해 식별을 가능케하는 임의의 비트 패턴일 수 있다. 피상 메시지는 상기 목적에 상응하게 형성된다. 또한 2개의 지연 시간이 제공될 수 있는데, 그 중 하나는 전송 장치의 전송 시간을 보상해야 하고, 다른 하나는 하위 메시지 루팅 유닛의 상태가 확실하게 정해질 때까지 대기 시간으로서 이용된다.

단 하나의 수신 유닛을 갖춘 디지털 메시지 루팅 유닛은 본 발명에 따라 예컨대 24개 단말 장치의 신호화 채널 - 예를 들어 D-채널 - 을 동작시킨다. 이 경우 예를 들어 LAP-D와 같이 완전한 이중 동작에서 HDLC(HDLC = High Level Data Link Control)를 기초로 한 전송 프로토콜이 사용된다. 전송 방향에서 요구되는 데이터 전송의 순차화는 자동으로 이루어진다. 수신 방향에서 데이터 전송의 순차화는 선택 유닛(SL) 및 추가의 제어 채널에 의해 보장된다. 신호화 채널을 단말 장치에 할당 또는 단말 장치로부터 제거하기 위해, 선택 유닛(SL)은 제어 채널을 사용한다. 이 때 단말 장치 당 하나의 제어 채널이 사용된다. 상기 제어 채널은 마스터-멀티-슬레이브 형태로 단일 방향으로 동작된다. 상기 채널을 통해, 단말 장치가 신호화 채널로 전송을 할 수 있는지가 선택 유닛(Master)으로 부터 단말 장치(Slaves)에 전달된다. 제어 채널은 신호화 채널과 마찬가지로 투과적으로 인터페이스를 통해 뻗는다. 제어 채널상에서의 비트 오류 가능성은 경우에 따라서 라스트-룩(last-look) 방법에 의해 감소될 수 있다. 예컨대 마이크로 프로세서(MP)와 같은 제어 유닛은 해당 신호화 채널을 통해 단말 장치(IDEC2 내지 IDEC4, E73 내지 E96)와 연락한다. 전송 방향으로 볼 때 전송 포트-타임 슬롯 및 타임 슬롯의 길이는 자유롭게 프로그래밍 될 수 있다. 따라서 마이크로 프로세서(MP)는 순차적으로 임의의 단말 장치에 응답할 수 있다. 수신 포트/타임 슬롯을 선택하는, 소위 스트로브 신호와 같은 외부 신호는 수신 방향으로 평가된다. 상기 스트로브 신호는 선택 유닛으로부터 발생된다.

선택 유닛(SL)은 수신 유닛(RU)에 각각 하나의 하위 유닛(IDEC2 내지 IDEC4, E73 내지 E96)을 할당한다. 또한 선택 유닛은 제어 채널을 통해, 각 신호화 채널이 이용 가능한지 또는 차단되었는지를 하위 유닛(IDEC2 내지 IDEC4, E73 내지 E96)에 디스플레이 한다. 시스템 초기화 후에 모든 신호화 채널은 차단된다. 예를 들어 하위 유닛이 활성화 절차를 성공적으로 실행한 후에, 상기 절차는 선택 유닛에 의해 요구 리스트에 기록된다. 먼저 상기 리스트내에 제공된 모든 하위 유닛에 신호화 채널의 이용 가능성이 디스플레이 된다. 제 1하위 유닛이 전송을 시작하자마자, 수신 유닛(RU)은 스트로브 신호에 의해 전송하는 하위 유닛으로 동시화 되고, 다른 모든 하위 유닛의 신호화 채널은 차단된다. 다수의 하위 유닛이 동시에 전송을 시작하게 되면, 선택 유닛(SL)은 우선도 표를 참조하여 신호화 채널이 어디에 할당되어야 하는지 또는 어디로부터 제거되어야 하는지를 결정한다. 동시에 전송하는 하위 유닛이 다수인 경우, 하나의 하위 유닛이 두 번 활성화되기 전에, 각 하위 유닛이 이미 한 번 순서가 되었음을 확인할 수 있다. 각 채널은 시간 다중 동작으로 전송된다.

우선 하나의 하위 유닛은, 마지막으로 전송된 IOM-프레임(IOM = ISDN Oriented Modular) 내부에 전송된 하나의 버스 액세스 비트(BAC)에 의해, 내장형 동작 채널(EOC = Embedded Operation channel)에 전송된 메시지와 연합하여 동작 채널의 상태를 디스플레이 한다. 그것으로부터 스타트-스톱-비트(SG = Stop/Go)의 소정 특성이 얻어진다. 즉, 버스 액세스 비트(BAC)가 제 1논리 상태(0)일 때 스타트-스톱-비트(SG)는 바람직하게는 버스 액세스 비트(BAC)가 제 1논리 상태(0)로 바뀐 후 일정 지연 시간이 흐른 뒤에 투과적으로 접속되는 반면에, 하위 메시지 루팅 유닛으로 뻗은 D-채널은 지연 없이 제 1논리 상태(0)로 유지된다. 버스 액세스 비트(BAC)가 제 2논리 상태(1)를 안내하면, 스타트-스톱-비트(SG)는 스톱 상태를 나타내는 논리 상태에 놓이게 되고, 하위 메시지 루팅 유닛으로 안내하는 D-채널은 투과적으로 접속되며, 이 때 그 때까지의 D-채널의 논리 상태가 먼저 하위 메시지 루팅 유닛에 전송된다.

예를 들어 논리 상태(1)에 놓인 버스 액세스 비트(BAC)가 하위 메시지 루팅 유닛에 의해 데이터 입력 채널에서 하나의 하위 유닛에 의해 수신되면, 스타트-스톱-비트는 메시지 루팅 유닛에 의해 데이터 출력 채널에서 다음 IOM-프레임에서 스톱 상태 - 예를 들어 제 2논리 상태(1) - 에 놓이게 된다. 이 경우 D-채널은 투과적이다. 버스 액세스 비트(BAC)를 제 1논리 상태(0)로 설정함으로써 가입자 장치는, 상기 가입자 장치가 D-채널을 하위 메시지 루팅 유닛에 사용하고자 하며, 하위 유닛의 HDLC-제어기를 라인-모듈상에서 요구한다는 것을 알려준다. 이것은 제 1논리 상태(0)에 있는 다음 IOM-프레임 비트를 시작하면서 하위 메시지 루팅 유닛의방향으로 D-채널을 전송할 수 있게 해준다. 또한 스타트-스톱-비트(SG)는 제 2논리 상태(1)와 동일하게 설정된다. 이것은 스타트-스톱-비트가 전송 시작을 차단한다는 것을 의미한다. 1.5 ms의 지연 시간 및 추가의 2개의 EOC-프레임 후에 스타트-스톱-비트(SG)가 투과성으로 됨으로써, 마지막으로 얻어진 상태를 재현한다. 각각 제 1논리 상태(0)에 있는, 도달하는 비트는 하위 유닛에 할당된 하위 메시지 루팅 유닛을 위한 라인 모듈에 제공된다. 그 다음에 하위 메시지 루팅 유닛이 상응하는 EOC-메시지에 의해 상기 하위 유닛에의 할당을 디스플레이하고, 상기 메시지는 스타트-스톱-비트(SG)를 제1논리 상태(0)로 맞춘다. D-채널은 또한, 데이터가 하위 메시지 루팅 유닛으로부터 데이터 입력에 도달할 때까지, 하위 메시지 루팅 유닛에 제 1논리 상태(0)를 전송한다. 제 1비트에 의해 D-채널에서 제 1논리 상태(0)를 시작하는 HDLC-프레임은 D-채널을 투과성 동작 모드내로 반송한다. 이것은, 오직 제 2논리 상태(1)의 비트로만 구성되는 중지 요구의 전송에 의해 HDLC-제어기가 상실될 위험없이, 제 1논리 상태(0)로의 스타트-스톱-비트(SG)의 전이 및 D-채널이 사용되는 시점 사이의 임의의 지연을 허용한다. 액세스 비트(BAC)는 HDLC-프레임의 말단에서 재차 제 2논리 상태(1)로 리세팅 된다. 그 다음에 스타트-스톱-비트(SG)도 제 2논리 상태(1)로 세팅되고, 그럼으로써 HDLC-제어기가 재차 요구될 때까지 D-채널은 다른 전송을 위해 차단된다.

제 2도에서는, 예를 들어 하위 유닛(E73)과 같은 하나의 하위 유닛이 예컨대 메시지 루팅 유닛(IDEC1)과 같은 하위 메시지 루팅 유닛에 대한 요구를 하나의 세션(Uko)을 통해 송출하는 과정이 개략적으로 도시된다. 먼저 버스 액세스비트(BAC)가 D-채널의 데이터 입력에서 제 2논리 상태(1)로 세팅된다. 그럼으로써 스타트-스톱-비트(SG)는 스톱 상태, 즉 제 2논리 상태(1)에 있게 된다. 이 때 하위 메시지 루팅 유닛(IDEC1)은 임의의 내용(xxxx)의 코드 워드(C/I)를 전송할 수 있다. 하위 루팅 유닛(IDEC1)에 대한 액세스를 요구하기 위해서 하위 유닛(E73)은 버스 액세스 비트(BAC)를 D-채널(DC)의 입력에서 제 1논리 상태(0)로 세팅한다. 그 결과 D-채널은 하위 메시지 루팅 유닛(IDEC1)의 방향으로 제 1논리 상태(0)로 고정되고, 스타트-스톱-비트(SG)는 제 2논리 상태(1)로 세팅된다. 제 1논리 상태(0)로의 고정은 내용적인 의미 없이 단지 0으로 구성되는 "피상 메시지"를 산출한다. 하위 메시지 루팅 유닛(IDEC1)은 상기 가입자 장치(E73)에 HDLC-제어기를 할당함으로써 제 1논리 상태(0)의 전송에 대해서 반응한다. 이것은 코드 워드(C/I)의 변화에 의해 하위 유닛(E73)의 방향으로 예컨대 "1100" 내지 "1000"으로 지시된다. 그 다음에, 스타트-스톱-비트(SG)는 제 1지연 시간 후에 제 1논리 상태(0)로 세팅된다. D-채널은 하위 유닛(E73)의 방향으로 제 1논리 상태(0)로의 고정으로부터 "투명한(transparent)" 상태로의 전이에 의해 데이터 입력에 도착하는 HDLC-프레임의 입력에서 리세팅 된다. 상기 HDLC-프레임은 하위 유닛(IDEC1)의 방향으로 전위된다. 버스 액세스 비트(BAC)는 프레임의 말단에서 제 2논리 상태(1)로 세팅된다. 이것은 예컨대 층-2-제어기(예를 들어 SMARTLINK, ICC, MBMC)에 의해 이루어질 수 있다. 그 결과로서 스타트-스톱-비트는 다음 IOM-프레임에서 제 2논리 상태(1)로 세팅되고, 상기 비트는 하위 유닛(IDEC1)에서 처리될 수 없는, 송신된 제 2HDLC-들을 차단시킨다. 하위 유닛(IDEC1)이 HDLC-프레임의 처리를 끝마치면, 상기 유닛은워드 코드(C/I)를 "1100"으로 변화시킨다. 상기 코드는 제 2지연 시간(TD2)후에 하위 유닛(E73)에 전송되어, 버스 액세스 비트(BAC)에 의존하지 않고 스타트-스톱-비트가 스톱 상태를 지속하도록 영향을 미친다.

지연 시간(TD1 및 TD2)은 하기와 같이 발생된다: 지연 시간(TD2)은, 예를 들어 EOC 메시지가 Uko-인터페이스에 의해 전송될 수 있는 6ms의 시간 간격으로 발생된다. EOC-메시지가 매 6ms 마다 전송될 수 있고, 전송이 6ms 동안 지속된 후에는, "최악의 경우에"도 지연 시간(TD2)은 12ms 이어야 한다. 즉 지연 시간(TD2)은 전송 링크(L)에서의 동작 시간을 반영한다.

지연 시간(TD1)은, 하위 유닛(E73)에 의해 HDLC-제어기가 요구되는 시점의 슈퍼 프레임의 배치에 따라 예를 들어 최대 13.5 ms 및 최소 7.5 ms 이다. 상기 지연 시간이 필요한 이유는, HDLC-제어기가 이미 다른 가입자에 할당되었다면, 하위 유닛(E73)이 필요한 EOC-메시지("스타트")의 수신 대신에 EOC-메시지("스톱")를 수신할 수 있기 때문이다. 버스 액세스 비트의 세팅 이전에, 다른 하위 유닛에 의해 차지되는 HDLC-제어기는 하위 유닛(E73)에서 잘못된 EOC-메시지로서 도착한다. 단지 가능한 제 2 EOC-메시지만이 요구된 상태를 신뢰할 수 있게 송환한다.

그 다음에 예를 들어 수신 유닛(RU), 스위칭 유닛(SU), 선택 유닛 및 마이크로 프로세서(MP)와 같은 다수의 유닛은 예컨대 신호 프로세서와 같은 단 하나의 유닛에 의해 실현될 수 있다. 또한 신호화 채널 및 제어 채널을 하나의 채널에 집중시키는 것도 가능하다. 사용예에 따라 지연 시간 및 의미 없는 메시지의 종류 및 구조도 변화될 수 있다.

제 1 도는 본 발명에 따른 디지털 메시지 루팅 시스템의 실시예를 나타낸 블록 회로도.

제 2 도는 제 1도에 따른 메시지 루팅 시스템의 전송 수용을 나타낸 흐름도.

* 도면의 주요 부분에 대한 부호의 설명(가로 안은 도면 번호임) *

BAC : 버스 액세스 비트 CU(14) : 체킹 유닛

E1 - 96 : 가입자 장치

IDEC1, 2, 3, 4 : 디지털 메시지 루팅 유닛

L : 전송 링크

MP(4) : 데이터 처리 유닛 RU(8) : 수신 유닛

RX(6) : 송/수신 장치 S1, 3 : 제어 신호

S2 : 정보 신호 SG : 스타트-스톱 비트

SL(12) : 선택 유닛 SU(10) : 스위칭 유닛

TD1, 2 : 지연 시간 XU(2) : 전송 장치

Claims (9)

1. 적어도 하나의 디지털 메시지 루팅 유닛;

   다수의 전송 링크들; 및

   상기 전송 링크들 중 하나를 통해 각각 상기 적어도 하나의 디지털 메시지 루팅 유닛에 연결되어 있으며, 처음에는 중요하지 않은 내용의 적어도 하나의 메시지를, 그 다음에는 중요한 내용의 메시지를 상위 유닛에 전송하여 전송 요구를 신호화하는 다수의 하위 유닛들을 포함하며,

   여기서, 중요하지 않은 내용의 메시지는 상위 메시지 루팅 유닛에 의해 중요하지 않은 내용의 메시지로 식별되는 소정의 비트 조합을 포함하며,

   상기 하부 유닛들 중 하나는 다른 하위 유닛과 작동하는 상기 적어도 하나의 메시지 루팅 유닛으로부터의 메시지에 대한 반응을 적어도 메시지 프레임의 2배의 지속 시간과 동일한 만큼 지연하는 디지털 메시지 루팅 시스템.
2. 제 1항에 있어서, 디지털 메시지 루팅 유닛(IDEC1 내지 IDEC4)은,

   공급되는 신호를 평가 및 다른 처리를 위해 편집하는 수신 유닛(RU);

   수신 유닛(RU) 앞에 접속되고, 제어 신호에 따라 전송링크(L)에 결합되어 하나의 전송 링크(L)를 수신 유닛(RU)에 접속시키는 하나의 스위칭 유닛(SU);

   전송 링크(L)에 연결되어, 각 전송 링크(L)상에서 하위 유닛의 전송 신호의 발생을 검출하여 상응하는 정보 신호(S2)를 송출하는 체킹 유닛(CU); 및

   체킹 유닛(CU), 스위칭 유닛(SU) 및 전송 링크(L)에 결합되어 체킹 유닛(CU)의 정보 신호(S2)에 의존해서 소정 기준에 따라 하나의 전송 링크(L)를 선택하고 스위칭 유닛(SU) 및 하위 유닛에 상응하는 제어 신호(S1, S3)를 발생시키는 선택 유닛(SL)을 포함하는 것을 특징으로 하는 디지털 메시지 루팅 시스템.
3. 제 1항에 있어서, 또 다른 지연 지속 시간은 상기 적어도 하나의 메시지 루팅에 의해 전송된 상기 적어도 하나의 메시지 루팅 유닛의 지연 메시지의 반응 시간과 적어도 동일한 것을 특징으로 하는 디지털 메시지 루팅 시스템.
4. 제 1항에 있어서, 상기 하부 유닛들 중 적어도 하나는 추가적인 디지털 메시지 루팅 유닛인 것을 특징으로 하는 디지털 메시지 루팅 시스템.
5. 제 2항에 있어서, 상기 선택 유닛(SL)에 의해 선택되지 않은 상기 하위 유닛들은 상기 선택 유닛(SL)으로부터 출력된 제어 신호(S3)에 의해 전송 모드를 소정 기간동안 중단하는 것을 특징으로 하는 디지털 메시지 루팅 시스템.
6. 제 2항에 있어서, 상기 선택 유닛(SL)에 의해 선택된 상기 하위 유닛들 중 하나는 전송 모드가 종결된 후에 소정 지속 시간 동안 상응하는 제어 신호(S3)를 차단하는 것을 특징으로 하는 디지털 메시지 루팅 시스템.
7. 제 1항에 있어서, 하위 유닛들에서 전송 모드를 수용하는 순서가 상기 하위 유닛들 중 하나를 선택하기 위한 기준으로 이용되는 것을 특징으로 하는 디지털 메시지 루팅 시스템.
8. 제 1항에 있어서, 다수의 데이터 채널은 상기 하위 유닛들 및 상기 디지털 메시지 루팅 유닛(IDEC1) 사이의 시간 다중 동작 중에 전송되는 것을 특징으로 하는 디지털 메시지 루팅 시스템.
9. 제 2항에 있어서, 데이터 처리 유닛(MP)이 수신 유닛(RU) 뒤에 접속되는 것을 특징으로 하는 디지털 메시지 루팅 시스템.