KR100420656B1 - 다수의 마이크로프로세서를 지원하는 마이컴 교육용실습장치 - Google Patents

다수의 마이크로프로세서를 지원하는 마이컴 교육용실습장치 Download PDF

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Abstract

본 발명은 다수의 CPU를 지원하는 마이컴 교육용 실습장치에 관한 것으로서, 특히 본 발명에 따른 마이컴 교육용 실습장치는, CPU를 포함하는 마스터부, 램모듈을 포함하는 슬레이브부 및 상기 마스터부와 슬레이브부의 인터페이스를 위한 추가로직부를 구비하며, 상기 추가로직부를 상기 마스터부와 결합한 것이다.
따라서, 상기 마스터부의 교체만으로 8비트 내지 32비트의 다양한 CPU를 저비용으로 용이하게 하나의 실습장치로 실습할 수 있는 효과가 있다.

Description

다수의 마이크로프로세서를 지원하는 마이컴 교육용 실습장치{A Training Device of Microcomputer for Education Supporting A Number of Microprocessors}
본 발명은 다수의 마이크로프로세서(Microprocessor: 이하, "CPU"라 함)를 지원하는 마이컴(Microcomputer) 교육용 실습장치에 관한 것으로서, 특히 CPU를 포함하는 마스터(Master)부, 램모듈(RAM Module)을 포함하는 슬레이브(Slave)부 및 상기 마스터부와 슬레이브부의 인터페이스를 위한 추가로직부로 구성되는 마이컴 실습장치를 통해 8비트 내지 32비트의 다양한 CPU를 저비용으로 용이하게 하나의 장치로 실습할 수 있게 하기 위한 다수의 CPU를 지원하는 마이컴 교육용 실습장치에 관한 것이다.
일반적으로, 종래의 CPU 교육용 장치는 하나의 제품에 정해진 하나의 CPU만을 실습할 수 있도록 설계된 것들이 대부분이다. 또한, 통상적인 16비트, 32비트 CPU들의 버스 동작모드(Bus operation mode)는 8비트에서 각 CPU가 갖는 최대 크기의 버스 사이즈(Bus Size)까지 가능하지만, 상기 종래의 CPU 교육용 장치는 상기 각 CPU의 설계시에 정해진 버스 사이즈만을 실습할 수 있도록 설계되어 있기 때문에, 상기 여러가지 버스 사이즈에 따른 다양한 CPU 성능을 실험해 볼 수 없는 문제점이 있었다.
따라서, 상기 종래의 CPU 교육용 장치에서 지원하지 않는 부분은 이론에 의지할 수 밖에 없고, CPU가 바뀔 때마다 고가의 장치를 새로 구입해야하므로 재정적 뒷받침이 없는 한 여러가지 CPU를 실습할 수 없는 문제점이 있다.
상기한 문제점을 해결하기 위해 CPU만을 모듈화하여 소켓(Socket)처리하는 방식도 있었다. 그러나, 상기한 방식은 롬모니터의 교체의 문제와 더블어 같은 크기의 버스 사이즈를 갖는 CPU 또는 내부 플래시 메모리(Internal Flash Memory)를 갖는 CPU만이 하나의 시스템에서 확장할 수 있기 때문에, 다중화 어드레스 버스(Multiplexed Address Bus) 혹은 역다중화 어드레스 버스(Demultiplexed Address Bus)를 갖거나 다른 버스 사이즈를 갖는 서로 다른 CPU에 대해 동시에 사용할 수 없는 문제점 등 여러가지 제한사항이 있었다.
상기한 문제점들을 해결하기 위한 본 발명의 목적은, CPU를 포함하는 마스터부, 램 모듈, I/O 디바이스(Divice)들을 포함하는 슬레이브부 및 상기 마스터부와 슬레이브부의 인터페이스를 위한 추가로직부로 구성되는 마이컴 실습장치를 통해 상기 마스터부의 교체만으로 8비트 내지 32비트의 다양한 CPU를 저비용으로 용이하게 실습할 수 있게 하기 위한 다수의 CPU를 지원하는 마이컴 교육용 실습장치를 제공하는데 있다.
또한, 본 발명의 목적은, 16비트 또는 32비트 CPU에 대해서 8비트 내지 32비트의 버스 동작모드로 실습할 수 있는 다수의 CPU를 지원하는 마이컴 교육용 실습장치를 제공하는데 있다.
도 1은 본 발명의 일 실시예에 따른 다수의 CPU를 지원하는 마이컴 교육용 실습장치의 개략적인 구성을 나타내는 구성도이다.
도 2는 본 발명의 일 실시예에 따른 마이컴 교육용 실습장치의 추가로직부가 포함된 마스터부의 구성을 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 마이컴 교육용 실습장치의 슬레이브부의 구성을 나타내는 블록도이다.
도 4는 도 3의 슬레이브부를 구성하는 일 예를 나타내는 블록도이다.
도 5는 도 2의 마스터부를 구성하는 일 예를 나타내는 블록도이다.
도 6은 본 발명의 일 실시예에 따른 32비트 CPU에서의 롬 모니터 배치도이다.
※도면의 주요부분에 대한 부호의 설명
10: 마스터부 11: CPU
12: 메모리부 13, 28: 확장포트
20: 슬레이브부 21, 23: I/O 디바이스
22: I/O 확장포트 24: 램모듈
25: 클럭발생기 25' : 외부 인터럽트 발생기
26: 통신모듈 30: 추가로직부
31: 디코더 입력신호 발생기 32: 버스 컨트롤 로직부
상기 목적을 달성하기 위한 본 발명에 따른 다수의 CPU를 지원하는 마이컴 교육용 실습장치는, 사용자가 실습하고자 하는 8비트 내지 32비트 CPU 중 어느 하나의 CPU, 메모리 및 확장포트(Extention Port)를 포함하는 마스터부, 상기 8비트 내지 32비트 CPU를 위한 적어도 하나의 8비트 I/O 디바이스, 상기 16비트 또는 32비트 CPU를 위한 적어도 하나의 I/O 확장포트, 제어신호가 독립적으로 분리된 32비트 램모듈, 외부 인터럽트(External Interrupt) 발생을 위한 인터럽트 발생기, 상기 마스터부에 주 클럭을 제공하는 클럭발생기(Clock Generator), PC와의 통신을 위한 통신모듈, 전원공급을 위한 전원공급기(Power Supply) 및 상기 각 구성요소와 연결되고 상기 마스터부의 확장포트와 연동되어 상기 마스터부와의 버스 인터페이스를 위한 확장포트를 포함하는 슬레이브부; 및 상기 마스터부의 CPU가 갖는 8비트 내지 32비트의 각 버스 사이즈에 따른 버스 사이즈 제어신호를 발생시키는 디코더 입력 신호 발생기(Decoder Input Signal Generator)와, 상기 디코더 입력신호 발생기의 입력신호에 따라 상기 8비트 내지 32비트의 각 버스 사이즈에 맞게 어드레스/데이터 버스를 스위칭하고 버스 컨트롤신호를 디코딩하여 상기 슬레이브부 확장포트의 인터페이스에 맞도록 버스를 재구성하며 상기 마스터부의 확장포트로 신호를 출력하는 버스 컨트롤 로직부를 포함하는 추가로직부;를 포함하여 이루어지며, 상기 추가로직부는 상기 마스터부와 일체로 결합되는 것이 바람직하다.
상기 추가로직부의 버스 컨트롤 로직부는, 상기 디코더 입력신호 발생기의 각 버스 사이즈에 따른 메모리 컨트롤신호를 디코딩하는 메모리 컨트롤신호 디코더; 및 상기 각 버스 사이즈에 따른 상기 디코더의 출력신호에 의해 어드레스/데이터를 스위칭하며 상기 버스 사이즈에 맞게 상기 메모리 컨트롤신호를 인터페이스하기 위한 어드레스/데이터 라인 컨트롤 로직 및 버스 스위치부; 를 포함하는 것이 바람직하다.
상기 버스 컨트롤 로직부는, 상기 CPU가 다중화 어드레스를 사용할 경우 상기 CPU의 다중화 어드레스를 역다중화 어드레스로 변환하는 다중화 어드레스 변환기를 더 포함하는 것이 바람직하다.
상기 버스 컨트롤 로직부는, 상기 CPU의 인터럽트 극성(Polarity)이 다를 경우 인터럽트 트리거 신호의 극성을 인버터(Inverter)를 통해 변환하여 상기 CPU로 출력하는 인터럽트 극성 컨트롤부(Interrupt Polarity Control Block)를 더 포함하는 것이 바람직하다.
상기 추가로직부의 디코더 입력신호 발생기는 16비트 또는 32비트 CPU의 버스 동작모드를 8비트에서 상기 각 CPU가 갖는 최대 크기의 버스 사이즈까지 실습 가능하게 하기 위한 사용자 설정회로로서, 상기 CPU가 8비트 CPU일 경우 제외될 수 있다.
이하에서 본 발명에 따른 다수의 CPU를 지원하는 마이컴 교육용 실습장치의 바람직한 일 실시예를 첨부한 도면을 참조로 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 다수의 CPU를 지원하는 마이컴 교육용 실습장치의 개략적인 구성을 나타내는 구성도이다. 즉, 도면에서 나타낸 것처럼, 본 발명에 따른 마이컴 교육용 실습장치는, 사용자가 실습하고자 하는 8비트 내지32비트 CPU 중 어느 하나의 CPU를 포함하는 마스터부(10)와, I/O 디바이스, 클럭발생기, 전원공급기, 기타 장치 등을 포함하는 슬레이브부(20) 및 디코더 입력신호 발생기와 버스 컨트롤 로직부를 포함하는 추가로직부(30)로 이루어져 있다.
상기 추가로직부(30)는, 마스터부(10)나 슬레이브부(20) 중 어느 쪽과 결합되든지 상관없지만, 비용과 동작 구현면에서 마스터부(10)와 결합되는 것이 바람직하며, 상기 마스터부(10) CPU의 세부사항들을 처리하여 마스터부(10) 및 슬레이브부(20)의 인터페이스를 통일시켜 일반화한다.
도 2는 본 발명의 일 실시예에 따른 추가로직부(30)가 포함된 마스터부(10)의 구성을 나타내는 블록도이다. 즉, 본 발명에 따른 마스터부(10)는, 사용자가 실습하고자 하는 8비트 내지 32비트 CPU 중 어느 하나의 CPU(11), 디코더 입력신호 발생기(31) 및 상기 각 CPU의 버스 사이즈에 따라 사용자가 디코더 입력신호 발생기(31)에 설정한 값에 따른 출력신호를 입력신호로 갖는 버스 컨트롤 로직부(32)를 포함하는 추가로직부(30), 상기 추가로직부(30)의 버스 컨트롤 로직부(32)로부터 출력되는 제어신호를 입력받아 버스가 재구성되는 플래시 메모리(Flash Memory), 롬(ROM) 또는 비휘발성 메모리로 이루어지는 메모리부(12) 및 슬레이브부와 연결되는 확장포트(13)를 포함하여 이루어진다.
상기 추가로직부(30)의 버스 컨트롤 로직부(32)는, 디코더 입력신호 발생기(31)의 신호에 따라 상기 CPU(11)의 각 버스 사이즈에 맞게 어드레스/데이터 버스를 스위칭(Switching)하고, 버스 컨트롤 신호(Chip select machine, Write Enable, Output Enable, Upper Byte Enable 등)를 디코딩하여 확장포트(13)와 연결되는 슬레이브부로 출력함으로써, CPU(11)의 버스 사이즈에 따라 버스를 재구성하여 정상적으로 상기 마스터부(10) 및 슬레이브부(20)의 버스 동작이 인터페이스되도록 한다.
상기 CPU(11)가 16비트 또는 32비트인 경우 버스 동작구현이 8비트에서 상기 CPU가 갖는 최대 버스 사이즈까지 가능해야 하기 때문에 사용자 설정에 의한 출력신호를 버스 컨트롤 로직부(32)로 입력시키는 디코더 입력신호 발생기(31)를 필요로 하지만, 8비트 CPU인 경우에는 8비트 버스만 실습할 수 있으면 되므로 상기 버스 컨트롤 로직부(32)로 디코더 입력신호를 출력하는 디코더 입력신호 발생기(31)를 생략할 수 있다.
도 3은 본 발명의 일 실시예에 따른 마이컴 교육용 실습장치의 슬레이브부의 구성을 나타내는 블록도이다. 도면에서 나타낸 바와 같이, 본 발명에 따른 슬레이브부(20)는, 8비트 CPU를 위한 적어도 하나의 8비트 I/O 디바이스(21), 16비트 또는 32비트 CPU를 위해 16비트 또는 32비트 I/O 디바이스(23)를 확장할 수 있는 적어도 하나의 I/O 확장포트(22), 메모리 제어신호와 데이터 버스가 8비트로 분리될 수 있어 버스 사이즈에 따라 재구성할 수 있는 8비트 경계의 32비트 램모듈(24), 마스터부에 주 클럭을 제공하기 위한 클럭 발생기(25), PC와의 통신을 위한 통신포트를 포함하는 통신모듈(26), 전원공급을 위한 전원공급기(27) 및 상기 각 구성요소(21 내지 27)와 연결되고 도 2의 마스터부(10)의 확장포트(13)와 연동되어 상기 마스터부(10)와 버스 인터페이스를 위한 확장포트(28)를 포함하여 이루어진다.
상기 슬레이브부(20)의 대부분의 주변장치들은 역다중화어드레싱(Demultiplexed Addressing) 방식을 채택하므로 어드레스와 데이터가 각각 분리된 버스를 사용한다. 또한, 상기 슬레이브부(20)의 램모듈(24)은 어드레스 라인, 데이터 라인 및 "/OE"신호로 이루어진 32비트 버스 사이즈로 구성하되, 메모리는 본 실습장치의 8비트 버스동작 모드를 위해 8비트 경계의 제어신호로 구성하고, "/WE" 및 "/CE"신호 라인은 별도로 상기 확장포트(28)로 빼서 도 2의 마스터부(10)로부터 인터페이스될 때 버스 컨트롤 로직부(32)를 통해 컨트롤될 수 있게 하여, 사용자가 디코더 입력신호 발생기(31)에 설정한 버스 사이즈에 맞게 버스를 재구성할 수 있도록 한다. 즉, 디코더 입력신호 발생기(31)와 연동된 버스 컨트롤 로직부(32)의 출력신호에 의해 상기 마스터부(10)와 슬레이브부(20)의 싱크(Synch)를 일치시킴으로써, CPU(11)의 버스를 8비트 내지 32비트로 각각 구현할 수 있는 것이다.
상기 슬레이브부(20)의 램모듈(24)은 본 실습장치를 설계함에 있어 CPU(11)를 16비트와 32비트만을 지원하는 장치로 설계를 하고자 한다면, "/CE"신호는 16비트 경계의 제어 신호로서 확장포트(28)에 빼고 "/WE"신호는 8비트 경계로 빼도 무방하다.
이는 16비트 버스를 갖는 메모리를 사용해도 무방하다는 말과 같다.
상기 슬레이브부(20)의 램모듈(24)은 본 실습장치를 설계함에 있어 CPU(11)를 16비트와 32비트를 지원하며 추가로 SDRAM이나 DRAM을 사용할 수 있는 다수의 마이크로프로세서를 지원하는 마이컴 교육용 실습장치로 설계하는 경우라면, 상기 램모듈(24)은 전술한 바와 같이 SDRAM이나 DRAM의 인터페이스 또한 마스터부(10)의추가로직부(30)에 의해 사용자가 설정한 버스 사이즈에 따라 장치의 버스가 재구성될 수 있도록 제어신호를 독립적으로 확장포트(28)에 연결하여야 한다.
이하에서는 도 2 및 도 3에서 나타낸 추가로직부가 포함된 마스터부와 슬레이브부를 구성하는 일 예를 첨부한 도면을 참조로 상세히 설명한다.
우선, 도 4는 도 3의 슬레이브부를 구성하는 일 예이다. 통상, I/O 디바이스는 대부분 8비트 또는 16비트 디바이스이므로, 도면에서 나타낸 것처럼 상기 슬레이브부(20)는 8비트 CPU를 위한 하나의 I/O 디바이스(21)를 구비하며, 적어도 하나의 16비트 또는 32비트 I/O 디바이스를 위한 I/O 확장포트(22)를 구비하여 확장 가능하게 한다. 또한, 상기 슬레이브부(20)는, 클럭발생기(25), 전원공급을 위한 전원공급기(27), 기타 다른 장치 혹은 PC와의 통신을 위한 통신포트를 포함하는 통신모듈(26), 인터럽트 생성을 위한 외부 인터럽트 발생기(25' ), 마스터부와의 인터페이스를 위한 확장포트(28) 등을 구비하고 있다.
또한, 상기 슬레이브부(20)는, 상기 8비트 I/O 디바이스(21) 및 I/O 확장포트(22)와 결합되는 16비트 또는 32비트 I/O 디바이스(23)를 확장포트(28)를 통해 마스터부와 연동하여 I/O 어드레스 신호를 디코딩하기 위한 I/O 어드레스 디코더(29)를 더 포함한다.
상기 외부 인터럽트 발생기(25' )는 거의 대부분의 CPU들이 "액티브 로우(Active low)"를 인터럽트 트리거신호로 받아들이기 때문에 액티브 로우 회로로 구성하는 것이 바람직하며, 만약 마스터부(10)의 CPU(11)가 입력신호를 "액티브 하이(Active High)"로 인식하는 경우에는, 이하의 도 5에서 좀 더 상세히 설명되는것처럼, 마스터부(10)에 결합되는 추가로직부(30)의 인버터를 통해 "엑티브 로우" 신호를 "엑티브 하이"로 변환한 후 상기 CPU(11)로 입력시키게 된다.
버스 동작의 경우 마스터부의 버스 사이즈에 따라 회로가 재구성될 수 있도록 "/OE" 신호 이외에는 독립적으로 설계하는 것이 바람직하다. 즉, 상기 "/OE" 신호는 리드 동작(read operation)이므로 하나의 라인에 묶어도 상관없지만 나머지 신호는 메모리 디바이스에 따라 독립적으로 설계하여, 사용자가 상기 마스터부의 디코더 입력신호 발생기(31)에 설정한 값에 의해 추가로직부의 버스 컨트롤 로직부의 디코더를 통해 버스가 각각 8비트 내지 32비트로 재구성될 수 있도록 확장성을 제공한다.
도 5는 도 2의 마스터부를 구성하는 일 예를 나타내는 블록도로서, 버스 동작의 확장성이 부가된 메모리 인터페이스 이외의 통상의 회로를 갖는 슬레이브부와 마스터부 CPU 신호를 정상적으로 인터페이스하기 위한 추가로직부(30)의 버스 컨트롤 로직부(32)를 구성하는 일 예를 보여주고 있다.
즉, 본 발명의 일 예에 따른 마이컴 교육용 실습장치의 마스터부(10)에 포함된 추가로직부(30)의 버스 컨트롤 로직부(32)는, 디코더 입력신호 발생기(31)의 각 버스 사이즈에 따른 메모리 컨트롤신호를 디코딩하는 메모리 컨트롤신호 디코더(33) 및 상기 각 버스 사이즈에 따른 디코더(33)의 출력신호에 의해 어드레스/데이터를 스위칭하며 상기 버스 사이즈에 맞게 상기 메모리 컨트롤신호를 인터페이스하기 위한 어드레스/데이터 라인 컨트롤 로직 및 버스 스위치부(34)를 포함하고 있다.
또한, 상기 버스 컨트롤 로직부(32)는, 8비트 내지 32비트 CPU(11)가 다중화 어드레스를 사용할 경우 상기 CPU(11)의 다중화 어드레스를 역다중화 어드레스로 변환하여 플래시 메모리(12) 또는 정적 메모리(SRAM)와의 정상적인 인터페이스를 가능하게 하는 다중화 어드레스 변환기(35)를 더 포함할 수 있으며, 물론 상기 다중화 어드레스 변환기(35)는 CPU(11)가 역다중화 어드레싱(Demultiplexed Addressing)을 사용한다면 생략될 수 있다.
그리고, CPU(11)의 인터럽트 극성이 다를 경우에는 인터럽트 트리거 신호의 극성을 인버터를 통해 변환하여 상기 CPU(11)로 출력하는 인터럽트 극성 컨트롤부(36)를 더 포함하는 것이 바람직하다.
상기 어드레스/데이터 라인 컨트롤 로직 및 버스 스위치부(34)를 통해 메모리 컨트롤 신호를 인터페이스할 때 발생하는 플래시 메모리(12) 내의 롬 모니터(ROM Moniter) 배치 문제를 해결할 수 있다. 즉, 일 예로 32비트 CPU라고 가정하면, 플래시 메모리(12)를 8비트 디바이스를 사용하여 32비트로 구성하고, 도 6에서 나타낸 바와 같이 롬 모니터를 배치하여, 버스 사이즈에 따라 각 롬 모니터별로 도 5의 CPU(11)가 바라보는 어드레스가 같도록 추가로직부(30)의 어드레스/데이터 라인 컨트롤 로직 및 버스 스위치부(34)를 구성하면 문제없이 동작할 수 있다.
또한, CPU(11)의 버스 사이즈에 따른 슬레이브부(20)의 정적 메모리 인터페이스는 상기 어드레스/데이터 라인 컨트롤 로직 및 버스 스위치부(34)를 통해 어드레스/데이터를 스위칭하고 컨트롤 라인에 맞게 배치하여 버스 사이즈를 각각 인터페이스하도록 한다. 즉, 도 5에서 버스 사이즈 입력신호 발생기(31)를 통해 버스사이즈 컨트롤 신호를 생성하여 디코더(33)에 입력하면 버스 사이즈에 따라 컨트롤 라인을 플래시 메모리(12) 및 확장포트(13)와 연결된 슬레이브부로 인터페이스되도록 한다.
일 예로, 만약 상기 버스 사이즈 입력신호 발생기(31)를 통해 8비트 버스가 세팅되면, 디코더(33)에서 플래시 메모리(12)와 슬레이브부(20)의 정적 메모리(SRAM)를 직렬로 구성하고(/CS machine과 어드레스를 통해 디코딩함), 각 메모리에 어드레스 영역이 구분된 각기 다른 "/CE"신호를 생성하여 각각 인터페이스하며, 각 "/OE" 신호 및 "/WE" 신호를 같은 라인으로 묶는다. 또한, CPU(11)의 어드레스 라인 "A0"는 버스 스위치에 의해 메모리의 "A0"로 연결되도록 하고, 데이터 라인(D0 내지 D7)은 모든 메모리의 데이터 라인에 연결되도록 구성한다.
만약 상기 버스 사이즈 입력신호 발생기(31)를 통해 32비트 버스가 세팅된다면, 상기 버스 사이즈 입력신호 발생기(31)는 32비트 컨트롤 신호를 생성하여 디코더(33)로 출력하며, 디코더(33)에서 플래시 메모리(12)와 슬레이브부의 정적 메모리(SRAM)를 병렬로 구성한다. 이 때, "/CS machine"이 있는 경우 어드레스 라인을 이용할 필요없이 모든 메모리에 같은 "/CE" 신호를 인터페이스시키고, "CS machine"이 없고 어드레스 라인만 존재하는 CPU(11)라면 어드레스를 메모리에 할당할 어드레스 영역에 맞게 디코딩하여 "/CE" 신호를 생성하고, 상기 병렬로 구성된 모든 메모리로 인터페이스하는 것이 바람직하다. 그 후, 모든 메모리로부터 CPU(11)로 "/OE" 신호를 인터페이스시키고, 상기 각 메모리의 "/WE0~/WE3" 신호는 CPU(11)에 상응하는 "/WE0~/WE3" 신호로 인터페이스되도록 한다. 그리고, 데이터라인에 해당하는 CPU(11) 신호단자(예, D0~D7, D8~D15, D16∼D23, D24~D31)는 버스 스위치부(34)를 통해 각 메모리에 독립적으로 연결하며, 어드레스 라인 신호는 상기 버스 스위치부(34)를 통해 스위칭된 CPU(11)의 어드레스 신호단자에서 각 메모리로 연결된다. 통상 이런 경우, CPU(11)가 내부에서 어드레스 시프터(Address Shifter)를 제공하지 않으므로 추가로직부(30)의 버스 컨트롤 로직부(32)에 의해 시프트된 어드레스 라인이 인터페이스된다. 즉, CPU(11)의 "A2"가 메모리의 "A0"에 연결되도록 하는 버스 스위치(멀티플렉서:MUX)를 거쳐 인터페이스된다는 말과 같다. 만약 CPU(11)가 내부에서 어드레스 쉬프트를 제공한다면, 어드레스를 시프트 하는 로직은 필요 없게 된다.
이상에서 설명한 마스터부(10), 슬레이브부(20) 및 추가로직부(30)의 구성은 통상의 당업자에 의해 다양하게 수정 및 변형할 수 있으며, 특히 상기 추가로직부(30)는 슬레이브부(20)와 결합하여 구성할 수도 있음은 자명한 것이다.
전술한 바와 같이 본 발명의 일 실시예에 의하면, 하나의 슬레이브부(20)에 정상적으로 인터페이스될 수 있도록 추가로직부(30)가 포함된 마스터부(10)를 8비트 내지 32비트 CPU에 맞게 구성하여 제공함으로써, 상기 마스터부의 교체만으로 저비용으로 다양한 CPU를 용이하게 학습할 수 있는 마이컴 교육용 실습장치를 제공할 수 있다.
이상에서 살펴본 바와 같이 본 발명에 따른 다수의 CPU를 지원하는 마이컴 교육용 실습장치에 의하면, CPU를 포함하는 마스터부, 램모듈, I/O 디바이스들을포함하는 슬레이브부 및 상기 마스터부와 슬레이브부의 인터페이스를 위한 추가로직부로 구성되는 마이컴 실습장치를 통해 상기 마스터부의 교체만으로 8비트 내지 32비트의 다양한 CPU를 저비용으로 용이하게 실습할 수 있는 효과가 있다.
또한, 본 발명에 의하면 16비트 또는 32비트 CPU에 대해서 8비트 내지 32비트의 버스 동작모드로 실습할 수 있는 효과가 있다.
이상에서 본 발명은 기재된 구체예에 대해서만 상세히 설명하였지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.

Claims (3)

  1. 사용자가 실습하고자 하는 8비트 내지 32비트 CPU 중 어느 하나의 CPU, 메모리 및 확장포트를 포함하는 마스터부;
    상기 8비트 내지 32비트 CPU를 위한 적어도 하나의 8비트 I/O 디바이스, 상기 16비트 또는 32비트 CPU를 위한 적어도 하나의 I/O 확장포트, 제어신호가 독립적으로 분리된 32비트 램모듈, 외부 인터럽트 발생을 위한 인터럽트 발생기, 상기 마스터부에 주 클럭을 제공하는 클럭발생기, PC와의 통신을 위한 통신모듈, 전원공급을 위한 전원공급기 및 상기 각 구성요소와 연결되고 상기 마스터부의 확장포트와 연동되어 상기 마스터부와의 버스 인터페이스를 위한 확장포트를 포함하는 슬레이브부; 및
    상기 마스터부의 CPU가 갖는 8비트 내지 32비트의 각 버스 사이즈에 따른 버스 사이즈 제어신호를 발생시키는 디코더 입력신호 발생기와, 상기 디코더 입력신호 발생기의 입력신호에 따라 상기 8비트 내지 32비트의 각 버스 사이즈에 맞게 어드레스/데이터 버스를 스위칭하고 버스 컨트롤신호를 디코딩하여 상기 슬레이브부 확장포트의 인터페이스에 맞도록 버스를 재구성하며 상기 마스터부의 확장포트로 신호를 출력하는 버스 컨트롤 로직부를 포함하는 추가로직부;
    를 포함하여 이루어지며, 상기 추가로직부는 상기 마스터부와 일체로 결합되는 것을 특징으로 하는 다수의 CPU를 지원하는 마이컴 교육용 실습장치.
  2. 제 1 항에 있어서,
    상기 추가로직부의 버스 컨트롤 로직부는,
    상기 디코더 입력신호 발생기의 각 버스 사이즈에 따른 메모리 컨트롤신호를 디코딩하는 메모리 컨트롤신호 디코더; 및
    상기 각 버스 사이즈에 따른 상기 디코더의 출력신호에 의해 어드레스/데이터를 스위칭하며 상기 버스 사이즈에 맞게 상기 메모리 컨트롤신호를 인터페이스하기 위한 어드레스/데이터 라인 컨트롤 로직 및 버스 스위치부;
    를 포함하는 것을 특징으로 하는 상기 다수의 CPU를 지원하는 마이컴 교육용 실습장치.
  3. 제 2 항에 있어서,
    상기 버스 컨트롤 로직부는, 상기 CPU의 인터럽트 극성이 다를 경우 인터럽트 트리거 신호의 극성을 인버터를 통해 변환하여 상기 CPU로 출력하는 인터럽트 극성 컨트롤부를 더 포함하는 것을 특징으로 하는 상기 다수의 CPU를 지원하는 마이컴 교육용 실습장치.
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