KR100419253B1 - Apparatus for Detecting E3 Data Frame Pulse Position - Google Patents
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Abstract
본 발명은 E3 데이터 프레임 펄스 위치 검출 장치에 관한 것이다.The present invention relates to an E3 data frame pulse position detection device.
종래의 E3 데이터 프레임 펄스 위칭 검출장치는 규정된 데이터 패턴을 검출함으로써 E3 데이터 프레임 펄스의 위치를 검출할 수는 있으나, 다른 이유에 의하여 진정한 데이터 프레임 펄스의 위치가 아닌 시점에서 규정된 데이터 패턴과 동일한 데이터 패턴이 인가되는 경우에도 E3 데이터 프레임 펄스의 위치로 검출하게 되어 E3 데이터 프레임 펄스의 위치를 정확하게 검출할 수 없어서 E3 데이터의 송수신 상태를 신속하고 정확하게 검출할 수 없게 되는 문제점이 있다.The conventional E3 data frame pulse positioning detection device can detect the position of the E3 data frame pulse by detecting the prescribed data pattern, but for other reasons the same as the prescribed data pattern at the point of time that is not the position of the true data frame pulse. Even when the data pattern is applied, the position of the E3 data frame pulse is detected, and thus, the position of the E3 data frame pulse cannot be detected accurately, so that the transmission / reception state of the E3 data cannot be detected quickly and accurately.
본 발명에서는 E3 데이터 프레임 펄스의 위치를 검출하는 경우에 데이터 프레임 펄스의 위치가 아닌 시점에서 규정된 데이터 패턴과 동일한 데이터 패턴이 인가되더라도 E3 데이터 프레임 펄스의 위치를 정확하고도 신속하게 검출하므로 데이터의 송수신이 양호한 타이밍으로 이루어지고 있는지의 여부를 정확히 감시할 수 있게 된다.In the present invention, when the position of the E3 data frame pulse is detected, even if the same data pattern as that specified at the time point other than the position of the data frame pulse is applied, the position of the E3 data frame pulse is detected accurately and quickly. It is possible to accurately monitor whether transmission and reception are made at good timing.
Description
본 발명은 E3 데이터 프레임 펄스 위치 검출 장치에 관한 것으로, 특히 E3 데이터를 전송하는 경우에 E3 데이터 프레임 펄스의 위치를 신속하고도 정확하게 검출함으로써 데이터의 송수신이 양호한 타이밍으로 이루어지고 있는지의 여부를 정확히 감시할 수 있도록 하는 E3 데이터 프레임 펄스 위치 검출 장치에 관한 것이다.The present invention relates to an E3 data frame pulse position detection device. In particular, when E3 data is transmitted, the position of the E3 data frame pulse can be detected quickly and accurately to accurately monitor whether or not the data transmission and reception are performed at a good timing. The present invention relates to an E3 data frame pulse position detection device.
일반적으로 E3 데이터를 송수신하는 경우에는 해당 데이터 송수신의 동기를 맞추어주는 프레임 펄스의 위치를 알려주기 위한 특정 데이터 패턴을 함께 전송하는데, E3 데이터가 정상적으로 송수신되고 있는지의 여부를 감시하고자 하는 경우에 해당 프레임 펄스의 위치를 검출할 필요성이 있다.In general, when transmitting and receiving E3 data, a specific data pattern for transmitting the position of the frame pulse that synchronizes the transmission and reception of the data is transmitted together. When the E3 data is normally transmitted or received, the corresponding frame is transmitted. There is a need to detect the position of the pulse.
종래에는 E3 데이타 프레임 펄스의 위치를 검출하는 경우에 도1에 도시된 바와같은 검출장치를 사용하였다. 즉, 종래의 E3 데이터 프레임 펄스 위치 검출장치는 다수개의 쉬프트 레지스터(R1∼R9), 다수개의 앤드 게이트(G1, G3; AND Gate) 및 낸드 게이트(G2; NAND Gate)로 연결 구성된다. E3 데이터를 전송하는 경우에는 프레임 펄스의 위치를 알려주기 위하여 '1111010000'과 같은 일정한 데이터 패턴을 전송하는데 해당 데이터 패턴을 검출함으로써 프레임 펄스를 검출한다. E3 데이터가 입력되는 경우에 쉬프트 레지스터(R1∼R9)에 의하여 해당 데이터를 순차적으로 쉬프트 시키고, 이때 쉬프트 레지스터(R1∼R9)에 저장되는 특정 데이터 패턴을 앤드 게이트(G1), 낸드 게이트(G2) 및 앤드 게이트(G3)에 의해 검출함으로써 프레임 펄스의 위치를 검출하되, 앤드 게이트(G1)에 의하여 데이터 패턴 '1111010000' 중의 '1'값의 데이터 비트를 검출하고, 낸드 게이트(G2)에 의하여 '0'값의 데이터 비트를 검출하며, 앤드 게이트(G3)에 의하여 앤드 게이트(G1)와 낸드 게이트(G2)의 출력을 논리곱하여 생성된 신호를 E3 데이터 프레임 펄스(E3 FP)로서 출력한다.Conventionally, a detection apparatus as shown in Fig. 1 is used when detecting the position of an E3 data frame pulse. That is, the conventional E3 data frame pulse position detection device is composed of a plurality of shift registers R1 to R9, a plurality of AND gates G1 and G3 (AND Gate), and a NAND gate (G2). When E3 data is transmitted, a constant data pattern such as '1111010000' is transmitted to inform the position of the frame pulse. The frame pulse is detected by detecting the data pattern. When E3 data is inputted, the corresponding data is sequentially shifted by the shift registers R1 to R9. At this time, the specific data patterns stored in the shift registers R1 to R9 are AND gate G1 and NAND gate G2. And detecting the position of the frame pulse by detecting by the AND gate G3, detecting a data bit having a value of '1' in the data pattern '1111010000' by the AND gate G1, and detecting the 'B' by the NAND gate G2. A data bit having a value of 0 'is detected, and the signal generated by ANDing the output of AND gate G1 and NAND gate G2 by AND gate G3 is output as an E3 data frame pulse E3 FP.
이상과 같은 종래의 E3 데이터 프레임 펄스 위치 검출장치는 규정된 데이터 패턴을 검출함으로써 E3 데이터 프레임 펄스의 위치를 검출할 수는 있으나, 다른 이유에 의하여 진정한 데이터 프레임 펄스의 위치가 아닌 시점에서 규정된 데이터 패턴과 동일한 데이터 패턴이 인가되는 경우에도 E3 데이터 프레임 펄스의 위치로 검출하게 되어 E3 데이터 프레임 펄스의 위치를 정확하게 검출할 수 없어서 E3 데이터의 송수신 상태를 정확하게 감시할 수 없게 되는 문제점이 있다.The conventional E3 data frame pulse position detection apparatus can detect the position of an E3 data frame pulse by detecting a prescribed data pattern, but for another reason, the data specified at a point in time that is not the position of the true data frame pulse. Even when the same data pattern as the pattern is applied, the position of the E3 data frame pulse is detected, and thus, the position of the E3 data frame pulse cannot be accurately detected, so that the transmission / reception state of the E3 data cannot be accurately monitored.
본 발명은 상술한 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 그 목적은 E3 데이터 프레임 펄스의 위치를 검출하는 경우에 데이터 프레임 펄스의 위치가 아닌 시점에서 규정된 데이터 패턴과 동일한 데이터 패턴이 인가되더라도 E3 데이터 프레임 펄스의 위치를 정확하고도 신속하게 검출함으로써 데이터의 송수신이 양호한 타이밍으로 이루어지고 있는지의 여부를 정확히 감시할 수 있도록 하는 E3 데이터 프레임 펄스 위치 검출 장치를 제공하는데 있다.The present invention has been made to solve the above-described problems, and its object is to detect the position of the E3 data frame pulse even if the same data pattern as the prescribed data pattern is applied at a time other than the position of the data frame pulse. The present invention provides an E3 data frame pulse position detection device that can accurately and quickly detect the position of an E3 data frame pulse so as to accurately monitor whether data transmission and reception are performed at a good timing.
도1은 종래의 E3 데이터 프레임 펄스 위치 검출 장치의 구성도.1 is a block diagram of a conventional E3 data frame pulse position detection device.
도2는 본 발명에 따른 E3 데이터 프레임 펄스 위치 검출장치의 구성도.2 is a block diagram of an E3 data frame pulse position detection apparatus according to the present invention;
도3은 도2에 도시된 가상 프레임 펄스/프레임 이탈신호 생성부의 구성도.FIG. 3 is a block diagram of a virtual frame pulse / frame departure signal generator shown in FIG. 2; FIG.
도4는 도2에 도시된 제어신호 생성부의 구성도.4 is a configuration diagram of a control signal generation unit shown in FIG. 2;
도5는 본 발명에 따른 E3 데이터 프레임 위치 검출장치의 동작을 설명하기 위한 신호도.Fig. 5 is a signal diagram for explaining the operation of the E3 data frame position detection apparatus according to the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10 : E3 데이터 프레임 펄스 위치 검출 장치 20 : 프레임 펄스 생성부10: E3 data frame pulse position detection device 20: frame pulse generator
30 : 가상 프레임 펄스/프레임 이탈신호 생성부 31 : 로드 카운터30: virtual frame pulse / frame departure signal generation unit 31: load counter
32 : 프레임 이탈 검출부 40 : 제어신호 생성부32: frame deviation detection unit 40: control signal generation unit
41 : 비활성신호 발생부 42 : 로드신호 발생부41: inactive signal generator 42: load signal generator
43 : 앤드 게이트 44 : 인버터43: end gate 44: inverter
45 : 앤드 게이트45: end gate
이상과 같은 목적을 달성하기 위한 본 발명의 특징은, 수신되는 E3 데이터로부터 프레임 펄스의 위치를 나타내는 일정한 데이터 패턴을 찾아서 해당 데이터 패턴이 입력되는 경우에 프레임 펄스를 생성하는 프레임 펄스 생성부와; 인가받은 로드신호에 따라 소정 수를 로딩하고 해당 로딩된 수를 기준으로 하여 카운팅 동작하여 프레임 펄스의 한 주기에 해당하는 카운트값 마다 가상 프레임 펄스를 생성함과 아울러 해당 가상 프레임 펄스와 상기 프레임 펄스의 시점이 일치하는 지를 확인하여 프레임 이탈신호를 생성하는 가상 프레임 펄스/프레임 이탈신호 생성부와; 상기 프레임 펄스, 가상 프레임 펄스 및, 프레임 이탈신호를 인가받아 동작하여 상기 로드신호를 생성하는 제어신호 생성부를 포함하는데 있다.A feature of the present invention for achieving the above object is a frame pulse generator for finding a constant data pattern indicating the position of the frame pulse from the received E3 data and generating a frame pulse when the data pattern is input; A predetermined number is loaded according to the applied load signal, and a counting operation is performed based on the loaded number to generate a virtual frame pulse for each count value corresponding to one period of the frame pulse, and also to generate the virtual frame pulse and the frame pulse. A virtual frame pulse / frame departure signal generation unit generating a frame departure signal by checking whether the viewpoints coincide with each other; And a control signal generation unit configured to generate the load signal by operating the frame pulse, the virtual frame pulse, and the frame departure signal.
한편, 상기 가상 프레임 펄스/프레임 이탈신호 생성부는, 상기 제어신호 생성부로부터 인가되는 로드신호에 따라 소정 수를 로딩하고 해당 로딩된 수를 기준으로 하여 카운팅하여 상기 프레임 펄스의 한 주기에 해당하는 카운트값 마다 상기 가상 프레임 펄스를 생성하는 로드 카운터와; 상기 가상 프레임 펄스와 프레임 펄스의 시점이 일치하는 지를 확인하여, 제1 소정 횟수 이상 일치하지 않으면 상기 프레임 이탈신호를 활성화시키고, 제2 소정 횟수 이상 일치하면 상기 프레임 이탈신호를 비활성화시키는 프레임 이탈 검출부를 구비하는 것을 특징으로 한다.The virtual frame pulse / frame departure signal generator may load a predetermined number according to a load signal applied from the control signal generator, and count the count based on the loaded number to correspond to one period of the frame pulse. A load counter for generating the virtual frame pulse for each value; The frame departure detection unit may be configured to check whether the virtual frame pulse coincides with the timing point of the frame pulse, and to activate the frame departure signal if it does not match the first predetermined number of times or to deactivate the frame departure signal if it matches the second predetermined number of times or more. It is characterized by including.
또한, 상기 제어신호 생성부는, 상기 로드신호가 활성화된 경우에 소정 갯수의 프레임 펄스 기간 동안에 비활성 신호를 활성화하는 비활성신호 발생부와; 상기 프레임 이탈신호가 활성화되어 있는 상태에서는 가장 먼저 발생하는 상기 프레임펄스의 타이밍에서 로드신호를 활성화하되 해당 로드신호의 활성화 이후 상기 비활성 신호가 활성화되는 동안에는 상기 로드신호를 비활성화 시키고, 상기 프레임 이탈신호가 비활성화되어 있는 상태에서는 계속해서 상기 로드신호를 비활성화 시키는 로드신호 발생부를 구비하는 것을 특징으로 한다.The control signal generating unit may further include: an inactive signal generating unit activating an inactive signal during a predetermined number of frame pulse periods when the load signal is activated; In the state in which the frame departure signal is activated, the load signal is activated at the timing of the frame pulse which occurs first, but the load signal is deactivated while the inactive signal is activated after the activation of the load signal. And a load signal generator for continuously deactivating the load signal in a deactivated state.
그리고, 상기 로드신호 발생부는, 상기 프레임 이탈신호와 프레임 펄스를 논리곱하는 제1 앤드 게이트와; 상기 비활성신호를 반전시키는 인버터와; 상기 제1 앤드 게이트로부터 인가되는 신호와 상기 인버터로부터 인가되는 신호를 논리곱하여 생성한 로드신호를 출력하는 제2 앤드 게이트를 구비하는 것을 특징으로 한다.The load signal generator may include: a first AND gate for performing an AND operation on the frame departure signal and the frame pulse; An inverter for inverting the inactive signal; And a second AND gate for outputting a load signal generated by ANDing the signal applied from the first AND gate with the signal applied from the inverter.
이하 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명에 따른 E3 데이터 프레임 펄스 위치 검출 장치(10)는 도2에 도시된 바와같이 프레임 펄스 생성부(20), 가상 프레임 펄스/프레임 이탈신호 생성부(30) 및 제어신호 생성부(40)를 구비하여 이루어 진다. 프레임 펄스 생성부(20)는 수신되는 E3 데이터로부터 프레임 펄스의 위치를 나타내는 일정한 데이터 패턴 '1111010000'을 찾아서 해당 데이터 패턴이 입력되는 경우에 프레임 펄스(FP)를 생성하여 가상 프레임 펄스/프레임 이탈신호 생성부(30)와 제어신호 생성부(40)측에 인가한다. 가상 프레임 펄스/프레임 이탈신호 생성부(30)는 리세트 신호(RST)에 의해 리세트되어 클럭신호(CLK), 프레임 펄스(FP) 및 로드신호(LOAD)를 인가받아서 동작 수행하되 제어신호 생성부(40)로부터 인가되는 로드신호(LOAD)에 따라 소정 수를 로딩하고 해당 로딩된 수를 기준으로 하여 프레임 펄스(FP)의 1주기에 해당하는 1536을 카운트하여 해당 1536의 카운트값 마다 가상 프레임 펄스(VFP)를 생성하여 출력함과 아울러 해당 가상 프레임 펄스(VFP)와 프레임 펄스(FP)의 시점이 일치하는 지를 확인해서 4번 이상 일치하지 않으면 프레임 이탈신호(OOF)를 활성화시켜 출력하고 3번 이상 일치하면 프레임 이탈신호(OOF)를 비활성화시켜 출력한다. 또한, 제어신호 생성부(40)는 리세트 신호(RST)에 의해 리세트되어 클럭신호(CLK), 프레임 펄스(FP), 가상 프레임 펄스(VFP) 및 프레임 이탈신호(OOF)를 인가받아 동작 수행하여 로드신호(LOAD)를 생성하되, 가상 프레임 펄스/프레임 이탈신호 생성부(30)로부터 프레임 이탈신호(OOF)가 인가되었을때 로드신호(LOAD)를 가상 프레임 펄스/프레임 이탈신호 생성부(30)측에 출력한다. 그리고, 가상 프레임 펄스/프레임 이탈신호 생성부(30)로부터 출력된 가상 프레임 펄스(VFP)와 프레임 이탈신호(OOF)는 통신장비에 인가되어 데이터 송수신 상태를 감시하기 위한 용도로 사용되는데, 통신장비측에서는 프레임 이탈신호(OOF)가 활성화된 경우에는 가상 프레임 펄스(VFP)를 프레임 펄스(FP)로서 받아들이지 않고, 가상 프레임 펄스(VFP)가 비활성화된 경우에는 가상 프레임 펄스(VFP)를 프레임 펄스(FP)로서 받아들여서 E3 데이터 프레임 펄스의 위치를 확인하여 데이터의 정상 송수신 여부를 감시한다.As shown in FIG. 2, the E3 data frame pulse position detection apparatus 10 according to the present invention includes a frame pulse generator 20, a virtual frame pulse / frame departure signal generator 30, and a control signal generator 40. It is made with a. The frame pulse generator 20 searches for a constant data pattern '1111010000' indicating the position of the frame pulse from the received E3 data, and generates a frame pulse FP when the corresponding data pattern is input, thereby generating a virtual frame pulse / frame departure signal. The generator 30 is applied to the control signal generator 40 side. The virtual frame pulse / frame departure signal generator 30 is reset by the reset signal RST to receive the clock signal CLK, the frame pulse FP, and the load signal LOAD to perform an operation, but generate a control signal. A predetermined number is loaded according to the load signal LOAD applied from the unit 40, and 1536 corresponding to one period of the frame pulse FP is counted based on the loaded number, and the virtual frame is counted for each count value of the corresponding 1536. Generates and outputs a pulse (VFP), and checks whether the virtual frame pulse (VFP) and the frame pulse (FP) are coincident with each other. If it matches more than once, the frame departure signal (OOF) is deactivated and output. In addition, the control signal generator 40 is reset by the reset signal RST to receive the clock signal CLK, the frame pulse FP, the virtual frame pulse VFP, and the frame departure signal OOO. While generating the load signal LOAD, when the frame departure signal (OOF) is applied from the virtual frame pulse / frame departure signal generator 30, the load signal (LOAD) to the virtual frame pulse / frame departure signal generator ( Output to the 30) side. The virtual frame pulse VFP and the frame departure signal OOF output from the virtual frame pulse / frame departure signal generator 30 are applied to a communication device and used to monitor data transmission / reception status. On the side, the virtual frame pulse VFP is not received as the frame pulse FP when the frame departure signal OOO is activated, and the virtual frame pulse VFP is received as the frame pulse FP when the virtual frame pulse VFP is inactivated. ), And check the position of E3 data frame pulse to monitor the normal transmission / reception of data.
한편, 가상 프레임 펄스/프레임 이탈신호 생성부(30)는 도3에 도시된 바와같이 로드 카운터(31)와 프레임 이탈 검출부(32)를 구비하여 이루어 진다. 로드 카운터(31)는 리세트 신호(RST)에 의해 리세트되어 클럭신호(CLK) 및 로드신호(LOAD)를 인가받아서 동작 수행하되, 제어신호 생성부(40)로부터 인가되는 로드신호(LOAD)에 따라 소정 수를 로딩하고 해당 로딩된 수를 기준으로 하여 프레임 펄스(FP)의 1주기에 해당하는 1536을 카운트하여 해당 1536의 카운트값 마다 가상 프레임펄스(VFP)를 생성하여 프레임 이탈 검출부(32)와 제어신호 생성부(40)측에 출력한다. 프레임 이탈 검출부(32)는 로드 카운터(31)로부터 인가되는 가상 프레임 펄스(VFP)와 프레임 펄스 생성부(20)로부터 인가되는 프레임 펄스(FP)의 시점이 일치하는 지를 확인하여, 4번 이상 일치하지 않으면 프레임 이탈신호(OOF)를 활성화시켜 하이레벨(high level)의 프레임 이탈신호(OOF)를 출력하고, 3번 이상 일치하면 프레임 이탈신호(OOF)를 비활성화시켜 로우레벨(low level)의 프레임 이탈신호(OOF)를 출력한다.Meanwhile, as shown in FIG. 3, the virtual frame pulse / frame departure signal generator 30 includes a load counter 31 and a frame departure detection unit 32. The load counter 31 is reset by the reset signal RST to receive the clock signal CLK and the load signal LOAD to perform an operation, and the load signal LOAD applied from the control signal generator 40. The frame departure detection unit 32 loads a predetermined number and counts 1536 corresponding to one period of the frame pulse FP based on the loaded number, and generates a virtual frame pulse VFP for each count value of the 1536. ) And to the control signal generator 40 side. The frame departure detector 32 checks whether the virtual frame pulses VFP applied from the load counter 31 and the frame pulses FP applied from the frame pulse generator 20 coincide with each other four times or more. Otherwise, the frame exit signal (OOF) is activated to output the high level frame exit signal (OOF), and if it matches three or more times, the frame exit signal (OOF) is deactivated to enable the low level frame. Output the escape signal (OOF).
또한, 제어신호 생성부(40)는 도4에 도시된 바와같이 비활성신호 발생부(41)와 로드신호 발생부(42)를 구비하여 이루어 진다. 비활성신호 발생부(41)는 리세트 신호(RST)에 의해 리세트되어 클럭신호(CLK), 가상 프레임 펄스(VFP) 및 로드신호(LOAD)에 따라 비활성 신호(DACT)를 출력하되, 로드신호 발생부(42)로부터 인가되는 로드신호(LOAD)가 활성화된 경우에 3개의 프레임 펄스 기간 동안에 비활성 신호(DACT)를 활성화하여 하이레벨의 비활성 신호(DACT)를 로드신호 발생부(42)측에 출력함으로써 로드신호 발생부(42)에서 발생되는 로드신호(LOAD)를 3개의 프레임 펄스 기간 동안 만큼 비활성화 시킨다. 그리고, 로드신호 발생부(42)는 가상 프레임 펄스/프레임 이탈신호 생성부(30)로부터 인가되는 프레임 이탈신호(OOF)와, 프레임 펄스 생성부(20)로부터 인가되는 프레임 펄스(FP)와, 비활성신호 발생부(41)로부터 인가되는 비활성 신호(DACT)에 따라 로드신호(LOAD)를 발생하는데, 도5에 도시된 바와같이 프레임 이탈신호(OOF)가 하이레벨로 활성화되어 있는 상태에서는 가장 먼저 발생하는 프레임 펄스(FP)의 타이밍에서 로드신호(LOAD)를활성화시켜 하이레벨의 로드신호(LOAD)를 출력하되 해당 하이레벨의 로드신호(LOAD) 출력후 비활성 신호(DACT)가 하이레벨로 활성화되는 동안에는 로드신호(LOAD)를 로우레벨로 비활성화 시키고, 프레임 이탈신호(OOF)가 로우레벨로 비활성화되어 있는 상태에서는 계속해서 로드신호(LOAD)를 로우레벨로 비활성화 시킨다.In addition, the control signal generator 40 includes an inactive signal generator 41 and a load signal generator 42, as shown in FIG. The inactive signal generator 41 is reset by the reset signal RST to output the inactive signal DACT according to the clock signal CLK, the virtual frame pulse VFP, and the load signal LOAD. When the load signal LOAD applied from the generator 42 is activated, the inactive signal DACT is activated during the three frame pulse periods so that the high level inactive signal DACT is applied to the load signal generator 42 side. By outputting, the load signal LOAD generated by the load signal generator 42 is deactivated for three frame pulse periods. In addition, the load signal generator 42 may include a frame departure signal OOO applied from the virtual frame pulse / frame departure signal generator 30, a frame pulse FP applied from the frame pulse generator 20, The load signal LOAD is generated according to the inactive signal DACT applied from the inactive signal generator 41. As shown in FIG. 5, in the state in which the frame departure signal OOO is activated at a high level, the load signal LOAD is generated first. At the timing of the generated frame pulse FP, the load signal LOAD is activated to output a high level load signal LOAD, but the inactive signal DACT is activated to a high level after the corresponding high level load signal LOAD is output. During the operation, the load signal LOAD is deactivated to a low level, and the load signal LOAD is deactivated to a low level while the frame departure signal OOO is deactivated to a low level.
그리고, 로드신호 발생부(42)는 앤드 게이트(43), 인버터(44) 및 앤드 게이트(45)를 구비하여 이루어 진다. 앤드 게이트(43)는 가상 프레임 펄스/프레임 이탈신호 생성부(30)로부터 인가되는 프레임 이탈신호(OOF)와 프레임 펄스 생성부(20)로부터 인가되는 프레임 펄스(FP)를 논리곱하여 앤드 게이트(45)측에 출력한다. 인버터(44)는 비활성신호 발생부(41)로부터 인가되는 비활성신호(DACT)를 반전시켜 앤드 게이트(45)측에 출력한다. 앤드 게이트(45)는 앤드 게이트(43)로부터 인가되는 신호와 인버터(44)로부터 인가되는 신호를 논리곱하여 생성한 로드신호(LOAD)를 비활성신호 발생부(41)와 가상 프레임 펄스/프레임 이탈신호 생성부(30)측에 출력한다.The load signal generator 42 includes an AND gate 43, an inverter 44, and an AND gate 45. The AND gate 43 logically multiplies the frame departure signal OOO applied from the virtual frame pulse / frame departure signal generation unit 30 and the frame pulse FP applied from the frame pulse generation unit 20 to perform an AND gate 45. Output to the The inverter 44 inverts the inactive signal DACT applied from the inactive signal generator 41 and outputs the inverted signal DACT to the AND gate 45 side. The AND gate 45 divides the load signal LOAD generated by the AND of the signal applied from the AND gate 43 and the signal applied from the inverter 44, and the virtual frame pulse / frame departure signal. Output to the generation unit 30 side.
이상과 같이 구성된 본 발명에 따른 E3 데이터 프레임 펄스 위치 검출 장치(10)의 동작 과정을 도5의 신호도를 참조하여 설명하면 다음과 같다.The operation process of the E3 data frame pulse position detection apparatus 10 according to the present invention configured as described above will be described with reference to the signal diagram of FIG.
E3 데이터 프레임에서는 일정한 데이터 패턴 '1111010000'을 이용하여 프레임 펄스의 위치를 나타내는데, 프레임 펄스 생성부(20)는 수신되는 E3 데이터로부터 프레임 펄스의 위치를 나타내는 일정한 데이터 패턴 '1111010000'을 찾아서 해당 데이터 패턴이 입력되는 경우에 프레임 펄스(FP)를 생성하여 가상 프레임 펄스/프레임 이탈신호 생성부(30)와 제어신호 생성부(40)측에 인가한다. 이때, 가상 프레임 펄스/프레임 이탈신호 생성부(30)의 로드 카운터(31)에서는 제어신호 생성부(40)로부터 인가되는 로드신호(LOAD)에 따라 소정 수를 로딩하고 해당 로딩된 수를 기준으로 하여 프레임 펄스(FP)의 1주기에 해당하는 1536을 카운트하여 해당 1536의 카운트값 마다 가상 프레임 펄스(VFP)를 생성하여 출력한다. 이에 프레임 이탈 검출부(32)는 가상 프레임 펄스(VFP)와 프레임 펄스(FP)의 시점이 일치하는 지를 확인하여, 4번 이상 일치하지 않으면 프레임 이탈신호(OOF)를 활성화시켜 도5와 같이 하이레벨의 프레임 이탈신호(OOF)를 출력하고, 3번 이상 일치하면 프레임 이탈신호(OOF)를 비활성화시켜 로우레벨의 프레임 이탈신호(OOF)를 출력한다.In the E3 data frame, the position of the frame pulse is indicated by using a constant data pattern '1111010000', and the frame pulse generator 20 searches for the constant data pattern '1111010000' indicating the position of the frame pulse from the received E3 data, and finds the corresponding data pattern. When this is input, the frame pulse FP is generated and applied to the virtual frame pulse / frame departure signal generator 30 and the control signal generator 40. At this time, the load counter 31 of the virtual frame pulse / frame departure signal generator 30 loads a predetermined number according to the load signal LOAD applied from the control signal generator 40 and based on the loaded number. 1536 corresponding to one period of the frame pulse FP is counted, and a virtual frame pulse VFP is generated and output for each count value of the 1536. Accordingly, the frame departure detector 32 checks whether the viewpoints of the virtual frame pulse VFP and the frame pulse FP coincide with each other. If the frame departure detector 32 does not match four or more times, the frame departure detection unit 32 activates the frame departure signal OOP to a high level as shown in FIG. The frame departure signal OOO is outputted, and if it matches three or more times, the frame departure signal OOF is deactivated and the low frame departure signal OOO is output.
프레임 이탈신호(OOF)가 하이레벨로 활성화된 경우에, 제어신호 생성부(40)는 로드신호(LOAD)를 가상 프레임 펄스/프레임 이탈신호 생성부(30)측에 출력하는데, 도5에 도시된 바와같이 로드신호 발생부(42)는 프레임 이탈신호(OOF)가 하이레벨로 활성화되어 있는 상태에서는 가장 먼저 발생하는 프레임 펄스(FP)의 타이밍에서 로드신호(LOAD)를 활성화시켜 하이레벨의 로드신호(LOAD)를 출력하되, 해당 하이레벨의 로드신호(LOAD) 출력후에 곧바로 비활성신호 발생부(41)로부터 인가되는 비활성 신호(DACT)가 하이레벨로 활성화되는 동안에는 로드신호(LOAD)를 로우레벨로 비활성화 시킴으로써 가상 프레임 펄스/프레임 이탈신호 생성부(30)에서 3 프레임 기간 동안만큼 로드신호(LOAD)를 비활성화 시킴으로써 해당 3 프레임 기간 동안에 가상 프레임 펄스(VFP)와 타이밍 일치하는 프레임 펄스(FP)가 3번 이상 있는지 확인케 한다. 이와같은 동작을 반복 수행하는 중에 도5의 시점 'T'와 같이 로드신호(LOAD)가 하이레벨로 활성화된후 가상 프레임 펄스/프레임 이탈신호 생성부(30)에서 3 프레임 기간 동안에 가상 프레임 펄스(VFP)와 타이밍 일치하는 프레임 펄스(FP)가 3번 이상 있는 것으로 확인되면 프레임 이탈신호(OFF)를 비활성화시켜 로우레벨로 전환시킨다.When the frame departure signal OOO is activated at a high level, the control signal generator 40 outputs a load signal LOAD to the virtual frame pulse / frame departure signal generator 30, as shown in FIG. As described above, the load signal generator 42 activates the load signal LOAD at the timing of the frame pulse FP that occurs first when the frame departure signal OOF is activated at the high level to load the high level. The signal LOAD is output, and while the inactive signal DACT applied from the inactive signal generator 41 is activated to the high level immediately after the load signal LOAD of the corresponding high level is activated, the load signal LOAD is low level. The virtual frame pulse / frame departure signal generator 30 deactivates the load signal LOAD for three frame periods by deactivating the virtual frame pulse / frame departure signal during the three frame periods. Frame pulse (FP) that should ensure that Kane more than three times. While repeatedly performing such an operation, as shown in the time point 'T' of FIG. 5, after the load signal LOAD is activated to a high level, the virtual frame pulse / frame departure signal generator 30 generates a virtual frame pulse (for 3 frame periods). When it is confirmed that there are three or more frame pulses FP that coincide with the timing of VFP, the frame departure signal OFF is deactivated to switch to the low level.
이상과 같이, 본 발명에서는 진정한 데이터 프레임 펄스의 위치가 아닌 시점에서 규정된 데이터 패턴 '1111010000'과 동일한 데이터 패턴이 인가되는 경우에, 가상 프레임 펄스/프레임 이탈신호 생성부(30)가 프레임 이탈신호(OOF)를 활성화하여 E3 데이터 프레임 펄스의 위치가 이탈되었음을 알려주고, 제어신호 생성부(40)의 로드신호 발생부(42)가 프레임 이탈신호(OOF)의 활성화시에 로드신호(LOAD)를 활성화시켜 가상 프레임 펄스/프레임 이탈신호 생성부(30)에서 3 프레임 기간 동안에 가상 프레임 펄스(VFP)와 타이밍 일치하는 프레임 펄스(FP)가 3번 이상 있는지를 확인케 하여 해당 3 프레임 기간 동안에 가상 프레임 펄스(VFP)와 타이밍 일치하는 프레임 펄스(FP)가 3번 이상 있는 것으로 확인되면 프레임 이탈신호(OOF)를 비활성화시켜서 E3 데이터 프레임 펄스의 위치가 정상적이라는 사실을 알려 주므로, 통신장비는 E3 데이터 프레임의 위치를 신속하고도 정확하게 확인하여 데이터의 송수신이 양호한 타이밍으로 이루어지고 있는지의 여부를 정확히 감시할 수 있다.As described above, in the present invention, when the same data pattern as the data pattern '1111010000' defined at the time when the position is not the position of the true data frame pulse is applied, the virtual frame pulse / frame departure signal generation unit 30 performs the frame departure signal. (OOF) is activated to indicate that the position of the E3 data frame pulse has deviated, and the load signal generator 42 of the control signal generator 40 activates the load signal LOAD when the frame departure signal OOF is activated. The virtual frame pulse / frame departure signal generator 30 checks whether or not the frame pulse FP that matches the timing of the virtual frame pulse VFP is three or more times during the three frame periods, and then the virtual frame pulses during the three frame periods. If it is determined that there are three or more frame pulses (FP) that match the timing with (VFP), the frame departure signal (OOF) is deactivated so that the E3 data frame pulse By indicating that the value is normal, communication equipment can quickly and accurately determine the location of the E3 data frame to accurately monitor whether data is being sent and received at good timing.
이상 설명한 바와 같이, 본 발명은 E3 데이터 프레임 펄스의 위치를 검출하는 경우에 데이터 프레임 펄스의 위치가 아닌 시점에서 규정된 데이터 패턴과 동일한 데이터 패턴이 인가되더라도 E3 데이터 프레임 펄스의 위치를 정확하고도 신속하게 검출하므로 데이터의 송수신이 양호한 타이밍으로 이루어지고 있는지의 여부를 정확히 감시할 수 있게 된다.As described above, in the present invention, when the position of the E3 data frame pulse is detected, the position of the E3 data frame pulse can be accurately and quickly even if the same data pattern as the prescribed data pattern is applied at a time other than the position of the data frame pulse. This makes it possible to accurately monitor whether or not data is transmitted and received at good timing.
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910013709A (en) * | 1989-12-30 | 1991-08-08 | 경상현 | Frame Pulse and Clock Pulse Recovery Circuit |
| KR950012750A (en) * | 1993-10-29 | 1995-05-16 | 윌리엄 이. 힐러 | Silicon Resonance Tunneling Diode and Tunneling Barrier Manufacturing Method |
| JPH07162354A (en) * | 1993-12-06 | 1995-06-23 | Matsushita Electric Ind Co Ltd | Synchronizing signal generating circuit |
| JPH09321744A (en) * | 1996-05-28 | 1997-12-12 | Oki Electric Ind Co Ltd | Detection circuit for excess pulse of clock signal, and clock signal receiving circuit |
| KR19980031797A (en) * | 1996-10-31 | 1998-07-25 | 김광호 | Graphic Control Signal Generator Using Data Enable Signal |
| KR20000047453A (en) * | 1998-12-31 | 2000-07-25 | 서평원 | Reframer and loss of frame check apparatus for digital hierarchy signal |
-
2000
- 2000-11-24 KR KR10-2000-0070409A patent/KR100419253B1/en not_active IP Right Cessation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910013709A (en) * | 1989-12-30 | 1991-08-08 | 경상현 | Frame Pulse and Clock Pulse Recovery Circuit |
| KR950012750A (en) * | 1993-10-29 | 1995-05-16 | 윌리엄 이. 힐러 | Silicon Resonance Tunneling Diode and Tunneling Barrier Manufacturing Method |
| JPH07162354A (en) * | 1993-12-06 | 1995-06-23 | Matsushita Electric Ind Co Ltd | Synchronizing signal generating circuit |
| JPH09321744A (en) * | 1996-05-28 | 1997-12-12 | Oki Electric Ind Co Ltd | Detection circuit for excess pulse of clock signal, and clock signal receiving circuit |
| KR19980031797A (en) * | 1996-10-31 | 1998-07-25 | 김광호 | Graphic Control Signal Generator Using Data Enable Signal |
| KR20000047453A (en) * | 1998-12-31 | 2000-07-25 | 서평원 | Reframer and loss of frame check apparatus for digital hierarchy signal |
Also Published As
| Publication number | Publication date |
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