KR100408418B1 - Laser link structure capable protecting upper crack and broadening energy window of laser beam and fuse box using the same - Google Patents

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Abstract

상부 크랙을 방지하고 또한 퓨즈박스의 면적을 줄이는 동시에 레이저 빔의 에너지 윈도우를 넓힐 수 있는 레이저 링크 구조 및 이를 이용하는 퓨즈박스가 개시된다. 본 발명에 따른 레이저 링크 구조는, 소정의 간격을 두고 나란히 배치되는 복수개의 제1도전라인 패턴들, 및 상기 제1도전라인 패턴들과 링크시키기 위한 홀 영역들 이외에 상기 제1도전라인 패턴들 위에 넓게 형성되는 제2도전라인 패턴을 구비하는 것을 특징으로 한다. 상기 홀 영역들은 상기 각각의 제1도전라인 패턴 위에 적어도 한 개 이상 형성되는 것이 바람직하다. 또한 상기 홀 영역들에는 비아 홀이 형성되는 것이 바람직하다.Disclosed are a laser link structure and a fuse box using the same, which can prevent an upper crack and also reduce the area of the fuse box and at the same time widen the energy window of the laser beam. The laser link structure according to the present invention includes a plurality of first conductive line patterns arranged side by side at predetermined intervals, and hole regions for linking with the first conductive line patterns, on the first conductive line patterns. It characterized in that it comprises a second conductive line pattern is formed widely. Preferably, at least one hole area is formed on each of the first conductive line patterns. In addition, a via hole is preferably formed in the hole areas.

Description

상부 크랙을 방지하고 레이저 빔의 에너지 윈도우를 넓힐 수 있는 레이저 링크 구조 및 이를 이용하는 퓨즈박스{Laser link structure capable protecting upper crack and broadening energy window of laser beam and fuse box using the same}Laser link structure capable protecting upper crack and broadening energy window of laser beam and fuse box using the same}

본 발명은 반도체장치에 관한 것으로, 특히 반도체장치에 사용되는 레이저 링크 구조(Laser Link Structure) 및 이를 이용하는 퓨즈박스에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a laser link structure used in a semiconductor device and a fuse box using the same.

일반적으로 반도체 메모리 장치는 수율(yield)을 증가시키기 위하여, 노말 메모리 셀 어레이와 리던던시 메모리 셀 어레이를 구비하고 결함이 발생된 노말 메모리 셀 (이하 '결함 셀(defect cell)'이라 한다.)을 리던던시 메모리 셀(이하 '리던던트 셀(redundant cell)'이하 한다.)로 대체(repair)한다.In general, a semiconductor memory device includes a normal memory cell array and a redundant memory cell array to increase yield, and redundancy a defective normal memory cell (hereinafter referred to as a 'defect cell'). Replace with a memory cell (hereinafter referred to as a "redundant cell").

당업계에서 잘 알려진 바와 같이, 반도체 메모리 장치는 결함 셀을 리던던트 셀로 대체하기 위한 리던던시 회로를 구비하고, 리던던시 회로는 결함 셀의 어드레스를 프로그램하기 위한 프로그램수단 및 리던던시 회로를 제어하기 위한 소정의 제어회로를 구비한다. 프로그램 수단은 결함 셀을 리던던트 셀로 대체하기 위하여 레이저나 전류에 의하여 결함 셀의 어드레스를 디코딩하기 위한 다수개의 퓨즈들을 구비한다. 프로그램 수단은 통상적으로 퓨즈박스라 불리운다.As is well known in the art, a semiconductor memory device includes a redundancy circuit for replacing a defective cell with a redundant cell, wherein the redundancy circuit includes program means for programming an address of the defective cell and a predetermined control circuit for controlling the redundancy circuit. It is provided. The program means comprises a plurality of fuses for decoding the defective cell's address by laser or current to replace the defective cell with a redundant cell. The programming means is commonly called a fuse box.

일반적으로 퓨즈들은 폴리실리콘 퓨즈 또는 메이크 링크(Make-link)로 구성된다. 메이크 링크는 레이저 링크라고도 불리운다. 그런데 퓨즈들이 폴리실리콘으로 구성되는 경우에는 퓨즈박스가 레이아웃되는 면적이 커지는 단점이 있으므로, 근래에는 퓨즈들이 메이크 링크로 구성되는 것이 선호된다.Typically, the fuses are made of polysilicon fuses or make-links. Make links are also called laser links. However, when the fuses are made of polysilicon, there is a disadvantage in that the area in which the fuse box is laid out is large. In recent years, it is preferable that the fuses are made of make links.

도 1은 종래의 레이저 링크 구조를 나타내는 레이아웃 도면이고 도 2는 도 1에서 X-X' 절단면의 수직 구조를 나타내는 도면이다.FIG. 1 is a layout diagram illustrating a conventional laser link structure, and FIG. 2 is a diagram illustrating a vertical structure of an X-X ′ cutting surface in FIG. 1.

도 1 및 도 2를 참조하면, 실리콘 웨이퍼(21)위에 절연물질인 PTEOS(Plasmaenhanced TEOS)(23)가 형성되고 PTEOS(23)위에 질화막인 SiN(25)이 형성된다. SiN(25)위에 제1도전라인 패턴(11)이 형성되고 다시 그 위에 PTEOS(27)가 형성된다. 제1도전라인 패턴(11) 상부에는 제2도전라인 패턴(13)이 형성되고, 제1도전라인 패턴(11)과 제2도전라인 패턴(13)을 링크시키고자 할때 홀 영역(15)에 레이저 빔이 주사된다.1 and 2, a plasma-enhanced TEOS (PTEOS) 23, which is an insulating material, is formed on the silicon wafer 21, and a silicon nitride SiN 25 is formed on the PTEOS 23. The first conductive line pattern 11 is formed on the SiN 25, and then the PTEOS 27 is formed thereon. The second conductive line pattern 13 is formed on the first conductive line pattern 11, and when the first conductive line pattern 11 and the second conductive line pattern 13 are to be linked, the hole region 15 is formed. The laser beam is scanned.

좀더 설명하면, 홀 영역(15)에 레이저 빔을 소정시간 주사하면 레이저 빔이 제1도전라인 패턴(11)에 포커스(Focus)되어 열 에너지가 제1도전라인 패턴(11)에 침투된다. 이에 따라 제1도전라인 패턴(11)이 팽창하여 하부 크랙(Crack)이 형성됨으로써 제1도전라인 패턴(11)과 제2도전라인 패턴(13)이 서로 링크된다.More specifically, when the laser beam is scanned in the hole region 15 for a predetermined time, the laser beam is focused on the first conductive line pattern 11, and thermal energy penetrates into the first conductive line pattern 11. As a result, the first conductive line pattern 11 expands to form a lower crack, thereby linking the first conductive line pattern 11 and the second conductive line pattern 13 to each other.

그런데 도 1에 도시된 종래의 레이저 링크 구조에서는, 홀 영역(15)에 약간 높은 에너지를 갖는 레이저 빔이 주사되면 제2도전라인 패턴(13)의 측면 부분이 터지던가 또는 제2도전라인 패턴(13)에도 크랙이 형성될 수 있다. 이러한 경우에는 제1도전라인 패턴(11)과 제2도전라인 패턴(13) 사이에 링크가 제대로 형성되지 않는다.However, in the conventional laser link structure shown in FIG. 1, when the laser beam having a slightly higher energy is scanned in the hole region 15, the side portion of the second conductive line pattern 13 may burst or the second conductive line pattern ( Cracks may also form in 13). In this case, a link is not properly formed between the first conductive line pattern 11 and the second conductive line pattern 13.

또한 도 1에 도시된 종래의 레이저 링크 구조를 이용하여 퓨즈박스를 구성하는 경우에는, 레이저 빔의 에너지 윈도우(Window)가 좁아지게 됨으로 인하여 퓨즈박스의 면적을 줄이는 데 한계가 있다. 다시말해 제1도전라인 패턴(11)으로부터 또 다른 제1도전라인 패턴(11)까지의 거리, 즉 퓨즈 피치를 줄일 경우 홀 영역(15)도 역시 줄여야 한다. 그런데 홀 영역(15)이 줄어들게 되면, 링크를 형성하고자 할때 홀 영역(15)에 상당히 많은 에너지를 갖는 레이저가 주사되어야 하며 이로 인하여레이저 빔의 에너지 윈도우가 좁아지는 단점이 있다.In addition, in the case of configuring the fuse box using the conventional laser link structure shown in FIG. 1, there is a limit in reducing the area of the fuse box because the energy window of the laser beam is narrowed. In other words, when the distance from the first conductive line pattern 11 to another first conductive line pattern 11, that is, the fuse pitch, the hole region 15 should also be reduced. However, when the hole region 15 is reduced, a laser having a considerable amount of energy must be scanned in the hole region 15 when forming a link, which results in a narrow energy window of the laser beam.

따라서 본 발명이 이루고자 하는 기술적인 과제는, 제2도전라인 패턴에 발생되는 크랙, 즉 상부 크랙을 방지하고 또한 퓨즈박스의 면적을 줄이는 동시에 레이저 빔의 에너지 윈도우를 넓힐 수 있는 레이저 링크 구조를 제공하는 것이다.Therefore, the technical problem to be achieved by the present invention is to provide a laser link structure that can prevent the cracks generated in the second conductive line pattern, that is, the upper crack and also reduce the area of the fuse box and at the same time widen the energy window of the laser beam. will be.

본 발명이 이루고자 하는 다른 기술적인 과제는, 상기 레이저 링크 구조를 이용하는 퓨즈박스를 제공하는 것이다.Another technical problem to be achieved by the present invention is to provide a fuse box using the laser link structure.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the invention, a brief description of each drawing is provided.

도 1은 종래의 레이저 링크 구조를 나타내는 레이아웃 도면이다.1 is a layout diagram showing a conventional laser link structure.

도 2는 도 1에서 X-X' 절단면의 수직 구조를 나타내는 도면이다.FIG. 2 is a view illustrating a vertical structure of the cutting plane X-X 'in FIG. 1.

도 3은 본 발명에 따른 레이저 링크 구조를 나타내는 레이아웃 도면이다.3 is a layout diagram showing a laser link structure according to the present invention.

도 4는 도 3에서 Y-Y' 절단면의 수직 구조를 나타내는 도면이다.4 is a view showing a vertical structure of the Y-Y 'cutting surface in FIG.

도 5는 하부 크랙에 의해 제1도전라인 패턴과 제2도전라인 패턴이 서로 링크된 모습을 나타내는 도면이다.5 is a diagram illustrating a state in which a first conductive line pattern and a second conductive line pattern are linked to each other by a lower crack.

도 6은 본 발명에 따른 레이저 링크를 이용한 퓨즈박스를 구비하는 리던던트 로우 어드레스 디코더의 일례를 나타내는 회로도이다.6 is a circuit diagram illustrating an example of a redundant row address decoder having a fuse box using a laser link according to the present invention.

도 7은 도 6에 도시된 퓨즈 박스의 레이아웃을 나타내는 도면이다.FIG. 7 is a diagram illustrating a layout of a fuse box illustrated in FIG. 6.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 레이저 링크 구조는, 소정의 간격을 두고 나란히 배치되는 복수개의 제1도전라인 패턴들; 및 상기 제1도전라인 패턴들과 링크시키기 위한 홀 영역들 이외에 상기 제1도전라인 패턴들 위에 넓게 형성되는 제2도전라인 패턴을 구비하는 것을 특징으로 한다.Laser link structure according to the present invention for achieving the above technical problem, a plurality of first conductive line patterns arranged side by side at a predetermined interval; And a second conductive line pattern formed on the first conductive line patterns, in addition to the hole regions for linking with the first conductive line patterns.

상기 홀 영역들은 상기 각각의 제1도전라인 패턴 위에 적어도 한 개 이상 형성되는 것이 바람직하다. 또한 상기 홀 영역들에는 비아 홀이 형성되는 것이 바람직하다.Preferably, at least one hole area is formed on each of the first conductive line patterns. In addition, a via hole is preferably formed in the hole areas.

상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 퓨즈박스는 소정의 어드레스를 디코딩하기 위한 복수개의 레이저 링크들을 구비하고, 상기 레이저 링크들의 구조는, 소정의 간격을 두고 나란히 배치되는 복수개의 제1도전라인 패턴들; 및 상기 제1도전라인 패턴들과 링크시키기 위한 홀 영역들 이외에 상기 제1도전라인 패턴들 위에 넓게 형성되는 제2도전라인 패턴을 구비하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a fuse box including a plurality of laser links for decoding a predetermined address, and the structure of the laser links includes a plurality of first conductive wires arranged side by side at a predetermined interval. Line patterns; And a second conductive line pattern formed on the first conductive line patterns, in addition to the hole regions for linking with the first conductive line patterns.

상기 홀 영역들은 상기 각각의 제1도전라인 패턴 위에 적어도 한 개 이상 형성되는 것이 바람직하다. 또한 상기 홀 영역들에는 비아 홀이 형성되는 것이 바람직하다.Preferably, at least one hole area is formed on each of the first conductive line patterns. In addition, a via hole is preferably formed in the hole areas.

본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings illustrating preferred embodiments of the present invention and the contents described in the accompanying drawings.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 3은 본 발명에 따른 레이저 링크 구조를 나타내는 레이아웃 도면이다.3 is a layout diagram showing a laser link structure according to the present invention.

도 3을 참조하면, 본 발명에 따른 레이저 링크 구조는 제2도전라인 패턴(33)이 소정의 간격을 두고 나란히 배치되는 두 개 이상의 제1도전라인 패턴들(31) 위에 넓게 형성되는 점이 도 1에 도시된 종래기술과 다르다. 각각의 제1도전라인 패턴들(31) 위에는 한 개 이상의 홀 영역들(35)이 형성된다. 도 1에서는 각각의 제1도전라인 패턴들(31) 위에 두 개의 홀 영역들(35)이 형성된 경우가 도시되어 있다.Referring to FIG. 3, in the laser link structure according to the present invention, the second conductive line pattern 33 is widely formed on two or more first conductive line patterns 31 arranged side by side at a predetermined interval. Different from the prior art shown in FIG. One or more hole regions 35 are formed on each of the first conductive line patterns 31. In FIG. 1, two hole regions 35 are formed on each of the first conductive line patterns 31.

도 4는 도 3에서 Y-Y' 절단면의 수직 구조를 나타내는 도면이고, 도 5는 하부 크랙에 의해 제1도전라인 패턴(31)과 제2도전라인 패턴(33)이 서로 링크된 모습을 나타내는 도면이다.FIG. 4 is a view illustrating a vertical structure of a cutting surface of YY ′ in FIG. 3, and FIG. 5 is a view illustrating a state in which the first conductive line pattern 31 and the second conductive line pattern 33 are linked to each other by a lower crack. .

도 4를 참조하면, 실리콘 웨이퍼(41)위에 절연물질인 PTEOS(43)가 형성되고PTEOS(43)위에 질화막인 SiN(45)이 형성된다. SiN(45)위에 제1도전라인 패턴(31)이 형성되고 다시 그 위에 PTEOS(47)가 형성된다. 제1도전라인 패턴(31) 상부에는 제2도전라인 패턴(33)이 형성되고 그 위에 다시 질화막인 SiN(45)이 형성된다.Referring to FIG. 4, an insulating material PTEOS 43 is formed on a silicon wafer 41, and a silicon nitride SiN 45 is formed on the PTEOS 43. The first conductive line pattern 31 is formed on the SiN 45, and then the PTEOS 47 is formed thereon. A second conductive line pattern 33 is formed on the first conductive line pattern 31, and SiN 45, which is a nitride film, is formed thereon.

제1도전라인 패턴(31)과 제2도전라인 패턴(33)을 링크시키고자 할때는 홀 영역들(35)중 하나에 레이저 빔이 주사된다. 홀 영역(35)에 레이저 빔을 소정시간 주사하면 레이저 빔이 제1도전라인 패턴(31)에 포커스(Focus)되어 열 에너지가 제1도전라인 패턴(31)에 침투된다. 이에 따라 도 5에 도시된 바와 같이 제1도전라인 패턴(31)이 팽창하여 크랙(Crack)(51)이 형성됨으로써 제1도전라인 패턴(31)과 제2도전라인 패턴(33)이 서로 링크된다.In order to link the first conductive line pattern 31 and the second conductive line pattern 33, a laser beam is scanned in one of the hole regions 35. When the laser beam is scanned in the hole region 35 for a predetermined time, the laser beam is focused on the first conductive line pattern 31, and thermal energy penetrates into the first conductive line pattern 31. Accordingly, as shown in FIG. 5, the first conductive line pattern 31 expands to form a crack 51, so that the first conductive line pattern 31 and the second conductive line pattern 33 are linked to each other. do.

한편 링크의 성공률을 높이기 위해 상기 홀 영역들에 비아(Via) 홀을 형성시켜 비아 홀을 통해 레이저 빔이 포커스되도록 할 수 있다.Meanwhile, in order to increase the success rate of the link, a via hole may be formed in the hole areas so that the laser beam is focused through the via hole.

상술한 본 발명에 따른 레이저 링크 구조에서는 제2도전라인 패턴(33)이 넓기 때문에 홀 영역(35)에 높은 에너지를 갖는 레이저 빔이 주사되더라도 제2도전라인 패턴(33)에 의해 레이저 빔의 에너지가 분산된다. 이에 따라 제2도전라인 패턴(33)에 상부 크랙이 형성되는 것이 방지되고, 결국 제1도전라인 패턴(31)과 제2도전라인 패턴(33) 사이에 링크가 형성되는 성공률이 종래기술에 비하여 훨씬 높아진다. 또한 높은 에너지를 갖는 레이저 빔이 주사될 수 있으므로 레이저 빔의 에너지 윈도우(Window)가 넓어지는 장점이 있다.In the above-described laser link structure according to the present invention, since the second conductive line pattern 33 is wide, the energy of the laser beam is caused by the second conductive line pattern 33 even if a laser beam having a high energy is scanned in the hole region 35. Is dispersed. Accordingly, the formation of an upper crack in the second conductive line pattern 33 is prevented, and as a result, a success rate at which a link is formed between the first conductive line pattern 31 and the second conductive line pattern 33 is higher than that in the related art. Much higher. In addition, since a laser beam having a high energy can be scanned, an energy window of the laser beam is widened.

또한 하나의 제2도전라인 패턴(33)이 여러개의 제1도전라인 패턴들(31)에 의해 공유되므로 퓨즈 피치, 즉 제1도전라인 패턴(31)으로부터 또 다른 제1도전라인패턴(31)까지의 거리가 줄어들 수 있으며 또한 홀 영역(35)도 줄어들 수 있다. 따라서 본 발명에 따른 레이저 링크 구조를 이용하여 퓨즈박스를 구성하면 퓨즈박스의 면적이 크게 감소된다.In addition, since one second conductive line pattern 33 is shared by the plurality of first conductive line patterns 31, another first conductive line pattern 31 from the fuse pitch, that is, the first conductive line pattern 31. The distance to can be reduced and the hole area 35 can also be reduced. Therefore, when the fuse box is configured using the laser link structure according to the present invention, the area of the fuse box is greatly reduced.

또한 본 발명에 따른 레이저 링크 구조에서는 각각의 제1도전라인 패턴들(31) 위에 다수개의 홀 영역들(35)이 형성될 수 있으므로, 어느 하나의 홀 영역을 이용한 레이저 링킹이 실패할 경우 다른 홀 영역을 이용하여 다시 레이저 링킹을 할 수 있다. 따라서 링크 성공률이 매우 높아지는 장점이 있다.In addition, in the laser link structure according to the present invention, since a plurality of hole regions 35 may be formed on each of the first conductive line patterns 31, when the laser linking using any one of the hole regions fails, another hole may be formed. The area can be used for laser linking again. Therefore, the link success rate is very high.

도 6은 본 발명에 따른 레이저 링크를 이용한 퓨즈박스를 구비하는 리던던트 로우 어드레스 디코더의 일례를 나타내는 회로도이다. 도 6의 리던던트 로우 어드레스 디코더(400)는 하나의 결함 셀을 하나의 리던던트 셀로 대체하기 위한 구조를 갖는다.6 is a circuit diagram illustrating an example of a redundant row address decoder having a fuse box using a laser link according to the present invention. The redundant row address decoder 400 of FIG. 6 has a structure for replacing one defective cell with one redundant cell.

도 6을 참조하면, 리던던트 로우 어드레스 디코더(400)는 다수개의 트랜지스터들과 퓨즈 박스(500), 리던던시 워드 라인 선택회로들(510, 610, 710, 810)을 구비한다.Referring to FIG. 6, the redundant row address decoder 400 includes a plurality of transistors, a fuse box 500, and redundant word line selection circuits 510, 610, 710, and 810.

퓨즈 박스(500)는 제 1퓨즈 박스(501), 제 2퓨즈 박스(503), 제 3퓨즈 박스(505) 및 제 4퓨즈 박스(507)를 구비하며, 각각의 퓨즈 박스(501, 503, 505, 507)는 다수개의 레이저 링크들을 구비한다. 레이저 링크들은 결함 셀의 어드레스를 디코딩할 수 있도록 선택적으로 링크된다. 어드레스(DRA01)는 하나의 워드 라인을 선택하기 위한 어드레스이다. 각각의 퓨즈 박스(501,503,505,507)의 디코딩 방법은 통상적인 것이므로 여기에서 상세한 설명은 생략된다.The fuse box 500 includes a first fuse box 501, a second fuse box 503, a third fuse box 505, and a fourth fuse box 507, and each fuse box 501, 503, 505 and 507 have a plurality of laser links. The laser links are selectively linked to decode the address of the defective cell. The address DRA01 is an address for selecting one word line. The decoding method of each of the fuse boxes 501, 503, 505, and 507 is conventional, so detailed description thereof is omitted here.

도 6을 참조하여 워드 라인(WL1)이 선택되는 경우를 설명하면 다음과 같다. 레이저 링크들(F100 내지 F103)은 결함 셀의 어드레스(DRA01)를 나타내기 위하여 디코딩되고, 레이저 링크들(F104 내지 F127)은 결함 셀의 어드레스(DRA234, DRA56, DRA78, DRA910, DRA1112)에 상응하게 디코딩된다.A case in which the word line WL1 is selected will now be described with reference to FIG. 6. The laser links F100 to F103 are decoded to indicate the address DRA01 of the defective cell, and the laser links F104 to F127 correspond to the addresses DRA234, DRA56, DRA78, DRA910 and DRA1112 of the defective cell. Decoded.

리던던시 워드 라인 선택회로(510)는 제 1NAND게이트(511), 제 2NAND게이트(513), 제 3NAND게이트(515) 및 NOR 게이트(517)를 구비하며, 리던던시 워드 라인 선택회로(510)는 노드(N27 내지 N32)의 신호들에 응답하여 리던던시 워드라인 인에이블 신호(WL1)를 리던던시 워드 드라이버(미도시)로 출력한다. 그리고 리던던시 워드 드라이버는 리던던시 워드라인 인에이블신호(WL1)에 응답하여 리던던트 셀의 워드라인을 인에이블시켜 리던던트 셀을 구동시킴으로써 결함 셀을 리던던트 셀로 대체한다.The redundancy word line selection circuit 510 includes a first NAND gate 511, a second NAND gate 513, a third NAND gate 515, and a NOR gate 517. The redundancy word line selection circuit 510 includes a node ( The redundancy word line enable signal WL1 is output to the redundancy word driver (not shown) in response to the signals of N27 to N32. The redundancy word driver enables the word cell of the redundant cell to drive the redundant cell in response to the redundancy word line enable signal WL1 to replace the defective cell with the redundant cell.

도 7은 도 6에 도시된 퓨즈 박스(500)의 레이아웃을 나타내는 도면이다. 도 7은 하나의 결함 셀을 하나의 리던던트 셀로 대체하기 위한 퓨즈 박스(500)의 레이아웃 구조로, 4개의 퓨즈 박스들(501, 503, 505, 507)을 구비한다. 레이저빔을 홀로 주사시켜 레이저에 의한 반응에 의해 제1도전라인 패턴(METAL1)과 제2도전라인 패턴(METAL2)이 서로 링크된다.FIG. 7 is a diagram illustrating a layout of the fuse box 500 illustrated in FIG. 6. 7 is a layout structure of a fuse box 500 for replacing one defective cell with one redundant cell, and includes four fuse boxes 501, 503, 505, and 507. The first conductive line pattern METAL1 and the second conductive line pattern METAL2 are linked to each other by a laser beam being scanned by a hole.

도 7에서 알 수 있듯이 하나의 제2도전라인 패턴(METAL2)이 여러개의 제1도전라인 패턴들(METAL1)에 의해 공유되므로 퓨즈 피치, 즉 어느 제1도전라인 패턴으로부터 또 다른 제1도전라인 패턴까지의 거리가 줄어들 수 있으며 또한 홀 영역도 줄어들 수 있다. 따라서 도 7에 도시된 바와 같은 본 발명에 따른 레이저 링크를이용한 퓨즈박스는 그 레이아웃 면적이 크게 감소된다. 따라서 상기 퓨즈 박스를 구비하는 리던던트 로우 어드레스 디코더가 레이아웃되는 면적도 상당히 감소될 수 있다.As shown in FIG. 7, since one second conductive line pattern METAL2 is shared by a plurality of first conductive line patterns METAL1, a fuse pitch, that is, another first conductive line pattern from one first conductive line pattern The distance to can be reduced and the hole area can be reduced. Accordingly, the layout of the fuse box using the laser link according to the present invention as shown in FIG. 7 is greatly reduced. Therefore, the area in which the redundant row address decoder including the fuse box is laid out can be considerably reduced.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상술한 바와 같이 본 발명에 따른 레이저 링크 구조에서는 제2도전라인 패턴에 상부 크랙이 형성되는 것이 방지되고, 그 결과 제1도전라인 패턴과 제2도전라인 패턴 사이에 링크가 형성되는 성공률이 종래기술에 비하여 훨씬 높아진다. 또한 높은 에너지를 갖는 레이저 빔이 주사될 수 있으므로 레이저 빔의 에너지 윈도우 넓어지는 장점이 있다. 또한 하나의 제2도전라인 패턴이 여러개의 제1도전라인 패턴들에 의해 공유되므로 퓨즈 피치가 줄어들 수 있으며 또한 홀 영역도 줄어들 수 있다. 따라서 본 발명에 따른 레이저 링크 구조를 이용하여 퓨즈박스를 구성하면 퓨즈박스의 면적이 크게 감소된다. 또한 본 발명에 따른 레이저 링크 구조에서는 각각의 제1도전라인 패턴들 위에 다수개의 홀 영역들이 형성될 수 있으므로, 어느 하나의 홀 영역을 이용한 레이저 링킹이 실패할 경우 다른 홀 영역을 이용하여 다시 레이저 링킹을 할 수 있다. 따라서 링크 성공률이 매우 높아지는 장점이 있다.As described above, in the laser link structure according to the present invention, the upper crack is prevented from being formed in the second conductive line pattern, and as a result, the success rate at which the link is formed between the first conductive line pattern and the second conductive line pattern is known. Much higher than that. In addition, since a laser beam having a high energy can be scanned, the energy window of the laser beam is widened. In addition, since the second conductive line pattern is shared by the plurality of first conductive line patterns, the fuse pitch may be reduced and the hole area may be reduced. Therefore, when the fuse box is configured using the laser link structure according to the present invention, the area of the fuse box is greatly reduced. In addition, in the laser link structure according to the present invention, since a plurality of hole regions may be formed on each of the first conductive line patterns, when the laser linking using any one of the hole regions fails, the laser linking is performed again using another hole region. can do. Therefore, the link success rate is very high.

Claims (8)

소정의 간격을 두고 나란히 배치되는 복수개의 제1도전라인 패턴들; 및A plurality of first conductive line patterns arranged side by side at a predetermined interval; And 상기 제1도전라인 패턴들과 링크시키기 위한 홀 영역들 이외에 상기 제1도전라인 패턴들 위에 넓게 형성되는 제2도전라인 패턴을 구비하는 것을 특징으로 하는 반도체장치의 레이저 링크 구조.And a second conductive line pattern wider on the first conductive line patterns in addition to the hole regions for linking with the first conductive line patterns. 제1항에 있어서, 상기 홀 영역들은 상기 각각의 제1도전라인 패턴 위에 적어도 한 개 이상 형성되는 것을 특징으로 하는 반도체장치의 레이저 링크 구조.The laser link structure of claim 1, wherein at least one hole region is formed on each of the first conductive line patterns. 제1항에 있어서, 상기 제1도전라인 패턴들과 상기 제2도전라인 패턴 사이에는 절연층이 형성되는 것을 특징으로 하는 반도체장치의 레이저 링크 구조.The laser link structure of claim 1, wherein an insulating layer is formed between the first conductive line patterns and the second conductive line pattern. 제1항에 있어서, 상기 홀 영역들에 비아 홀이 형성되는 것을 특징으로 하는 반도체장치의 레이저 링크 구조.The laser link structure of claim 1, wherein a via hole is formed in the hole regions. 소정의 어드레스를 디코딩하기 위한 복수개의 레이저 링크들을 구비하고,Having a plurality of laser links for decoding a predetermined address, 상기 레이저 링크들의 구조는,The structure of the laser links, 소정의 간격을 두고 나란히 배치되는 복수개의 제1도전라인 패턴들; 및A plurality of first conductive line patterns arranged side by side at a predetermined interval; And 상기 제1도전라인 패턴들과 링크시키기 위한 홀 영역들 이외에 상기 제1도전라인 패턴들 위에 넓게 형성되는 제2도전라인 패턴을 구비하는 것을 특징으로 하는 반도체장치의 퓨즈박스.And a second conductive line pattern formed on the first conductive line patterns in addition to the hole regions for linking with the first conductive line patterns. 제5항에 있어서, 상기 홀 영역들은 상기 각각의 제1도전라인 패턴 위에 적어도 한 개 이상 형성되는 것을 특징으로 하는 반도체장치의 퓨즈박스.The fuse box of claim 5, wherein at least one hole region is formed on each of the first conductive line patterns. 제5항에 있어서, 상기 제1도전라인 패턴들과 상기 제2도전라인 패턴 사이에는 절연층이 형성되는 것을 특징으로 하는 반도체장치의 퓨즈박스.The fuse box of claim 5, wherein an insulating layer is formed between the first conductive line patterns and the second conductive line pattern. 제5항에 있어서, 상기 홀 영역들에 비아 홀이 형성되는 것을 특징으로 하는 반도체장치의 퓨즈박스.The fuse box of claim 5, wherein via holes are formed in the hole regions.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7307345B2 (en) * 2005-11-01 2007-12-11 Hewlett-Packard Development Company, L.P. Crossbar-array designs and wire addressing methods that tolerate misalignment of electrical components at wire overlap points
US7208094B2 (en) * 2003-12-17 2007-04-24 Hewlett-Packard Development Company, L.P. Methods of bridging lateral nanowires and device using same
KR100586548B1 (en) * 2004-06-22 2006-06-08 주식회사 하이닉스반도체 Fuse of the memory device and method for repairing the same
JP2006324306A (en) * 2005-05-17 2006-11-30 Nec Electronics Corp Semiconductor device
US20070176295A1 (en) * 2006-02-01 2007-08-02 International Business Machines Corporation Contact via scheme with staggered vias

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6348837A (en) * 1986-08-19 1988-03-01 Fujitsu Ltd Inverted fuse element
JPS6459934A (en) * 1987-08-31 1989-03-07 Nec Yamaguchi Ltd Semiconductor device with redundant function
JPH01307243A (en) * 1988-06-06 1989-12-12 Fujitsu Ltd Semiconductor integrated circuit device
JP3350828B2 (en) * 1993-12-14 2002-11-25 株式会社 沖マイクロデザイン Capacitive welding switch and semiconductor integrated circuit device using the same
EP0749634A1 (en) * 1994-03-10 1996-12-27 Massachusetts Institute Of Technology Technique for producing interconnecting conductive links
US5940727A (en) * 1994-10-11 1999-08-17 Massachusetts Institute Of Technology Technique for producing interconnecting conductive links
JP3156497B2 (en) * 1994-05-06 2001-04-16 松下電器産業株式会社 Processing method of metal film
KR19990025489A (en) * 1997-09-12 1999-04-06 구본준 Anti-fuse and its formation method
JP2000123592A (en) * 1998-10-19 2000-04-28 Mitsubishi Electric Corp Semiconductor device

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