KR100404230B1 - Circuit for Controling Test Mode in Semiconductor Memory Device - Google Patents
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Abstract
본 발명은 테스트 모드에서 인스트럭션 입력에 할당되는 포트들을 가변시켜 다기능을 가진 포트들을 용이하게 테스트하는 반도체 기억 소자의 테스트 모드 제어 회로에 관한 것으로, 라이트 신호와 매스터 모드 인에이블 신호를 논리 연산하여 제 1 제어 신호를 출력하는 제 1 연산부와, 테스트 모드 제어 레지스터를 초기화시키는 파워 온 리셋 신호를 출력하는 파워 온 리셋부와, 상기 제 1 제어신호에 응답하여 슬레이브 인에이블 신호를 출력하는 테스트 모드 제어 레지스터와, 테스트 모드 리셋 신호와 입력 신호 인에이블 신호에 응답하여 제 2, 제 3 제어 신호를 출력하는 테스트 모드 입력 신호 제어부와, 상기 제 2, 제 3 제어 신호를 논리 연산하여 카운터 클럭 신호와 카운터 리셋 신호를 출력하는 제 2 연산부와, 상기 클럭 신호와 카운터 리셋 신호에 응답하여 클럭 카운팅을 수행하여 각 비트별 카운트 신호를 출력하는 테스트 모드 카운터와, 상기 슬레이브 인에이블 신호에 응답하여 상기 테스트 모드 카운터의 각 비트별 카운트 신호를 인가받고 매스터 모드 인에이블 신호와 슬레이브 모드 인에이블 신호를 선택적으로 출력하여 상기 테스트 모드 입력 신호 제어부로 다시 인가하는 제어부로 구성된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a test mode control circuit of a semiconductor memory device for easily testing ports having a multifunction by varying ports assigned to an instruction input in a test mode. The present invention relates to a logic operation of a write signal and a master mode enable signal. A first operation unit for outputting a control signal, a power on reset unit for outputting a power on reset signal for initializing a test mode control register, a test mode control register for outputting a slave enable signal in response to the first control signal; A test mode input signal controller configured to output second and third control signals in response to a test mode reset signal and an input signal enable signal; and a logic clock operation of the second and third control signals to counter clock signals and counter reset signals. A second operation unit configured to output a clock signal, the clock signal, and a counter reset signal; A test mode counter that performs a clock counting in response to output a count signal for each bit, and receives a count signal for each bit of the test mode counter in response to the slave enable signal and receives a master mode enable signal and a slave mode in And a control unit for selectively outputting the enable signal and applying it to the test mode input signal control unit.
Description
본 발명은 반도체 기억 소자에 관한 것으로 특히, 테스트 모드에서 인스트럭션 입력에 할당되는 포트들을 가변시켜 다기능을 가진 포트들을 용이하게 테스트하는 반도체 기억 소자의 테스트 모드 제어 회로 및 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly, to a test mode control circuit and method for a semiconductor memory device for easily testing ports having versatile functions by varying ports assigned to instruction inputs in a test mode.
이하, 첨부된 도면을 참조하여 종래의 반도체 기억 소자의 테스트 모드 제어 회로를 설명하면 다음과 같다.Hereinafter, a test mode control circuit of a conventional semiconductor memory device will be described with reference to the accompanying drawings.
도 1은 종래의 테스트 모드를 나타낸 블록도이다.1 is a block diagram showing a conventional test mode.
도 1과 같이, 종래의 테스트 모드는 리셋 신호(RESET)와, 포트 입력 신호(XIN)를 받아 모드 진입 시간을 제어하는 모드 진입 제어부(11)와, 상기 모드 진입 제어부(11)에서 출력된 신호를 받아 포트 인스트럭션(port instruction)을 출력하는 포트 제어부(12)와, 메모리 인스트럭션(memory instruction)을 출력하는 메모리(15)와, 상기 메모리 인스트럭션(memory instruction)과 포트 인스트럭션(port instruction)을 받아 선택적으로 인스트럭션 입력 신호(instruction input)를 출력하는 먹스(MUX)(13)와, 상기 먹스에서 출력한 인스트럭션 입력 신호를 인가받는 CPU(14)로 구성된다.As illustrated in FIG. 1, the conventional test mode receives a reset signal RESET, a port input signal XIN, and a mode entry controller 11 for controlling a mode entry time, and a signal output from the mode entry controller 11. A port controller 12 for receiving a port instruction and outputting a port instruction, a memory 15 for outputting a memory instruction, and receiving the memory instruction and a port instruction and selectively The MUX 13 outputs an instruction input signal, and the CPU 14 receives an instruction input signal output from the mux.
도 2는 도 1의 모드 진입 제어부(11)를 나타낸 논리 회로도이다.2 is a logic circuit diagram illustrating the mode entry control unit 11 of FIG. 1.
도 2와 같이, 상기 모드 진입 제어부는 리셋 신호(RESET)를 인가받아 약간의 지연된 리셋 신호 파형을 출력하는 제 1, 제 2 인버터(21, 22)와, 포트 입력 신호(XIN)와 리셋 신호(REST)를 인가받아 논리합하는 오아 게이트(23)와, 4개의 플립플랍으로 이루어져 상기 오아 게이트(23)의 출력을 카운터 리셋 신호(rst)로 인가받고 전단의 정출력(Q)이 후단의 클럭바 신호(CKB)로 인가되며 제 1단 클럭 신호(CK)는 상기 제 2 인버터(22)의 출력 신호를 인가받아 4클럭 연산하는 테스트 모드 카운터(블록 표시. 24, 25, 26, 27)와, 상기 테스트 모드 카운터(24, 25, 26, 27)의 4개 출력을 받아 테스트 모드 인에이블 신호(TM_Enable)를 출력하는 제어부(28)로 구성된다.As shown in FIG. 2, the mode entry control unit receives first and second inverters 21 and 22 that output a slight delayed reset signal waveform by receiving a reset signal RESET, a port input signal XIN, and a reset signal ( OR is applied to OR gate 23 and four flip-flops, and the output of the OR gate 23 is applied as a counter reset signal rst, and the forward positive output Q is applied to the rear clock bar. A test mode counter (block display. 24, 25, 26, 27), which is applied as a signal CKB and performs a four-clock operation by receiving the output signal of the second inverter 22 from the first stage clock signal CK; The control unit 28 receives four outputs of the test mode counters 24, 25, 26, and 27 and outputs a test mode enable signal TM_Enable.
도 3은 도 2의 입력 신호 변화에 따른 타이밍도이다.3 is a timing diagram according to a change in an input signal of FIG. 2.
도 3과 같이, 테스트 모드 진입은 포트 입력 신호(XIN)가 하이 레벨인 동안 입력 신호인 리셋 신호(RESET)의 라이징 신호(rising signal)를 카운팅하여 최종 라이징 에지(rising edge)에서 테스트 모드(test mode)로 진입하게 된다.As shown in FIG. 3, the test mode entry is performed by counting a rising signal of a reset signal RESET, which is an input signal, while the port input signal XIN is at a high level, thereby testing the test mode at the last rising edge. mode).
상기 테스트 모드(test mode) 진입시, 테스트 모드 카운터(test mode counter)는 테스트 모드 진입에 해당하는 카운터 값을 유지하게 되며, CPU(Control Processing Unit)의 인스트럭션 입력(instruction input)은 메모리 인스트럭션(Memory instruction) 입력에서 포트 인스트럭션(port instruction) 입력으로 스위칭(switching)하게 된다.When entering the test mode, a test mode counter maintains a counter value corresponding to the test mode entry, and an instruction input of a control processing unit (CPU) is a memory instruction. Switch from the () input to the port instruction input.
여기서의 인스트럭션 입력은 상기 먹스(MUX)(13)를 통해 스위칭 동작을 한다.The instruction input here performs a switching operation via the MUX 13.
또한, 테스트 모드 카운터는 리셋 신호(RESET: 리셋 단자에서 인가)와 포트 입력 신호(XIN: 입력 포트에서 인가)가 모두 로우인 상태에서는, 상기 리셋 신호(RESET)와 포트 입력 신호(XIN)를 논리합 연산하는 소자(23)의 출력을 카우터 리셋 신호(rst)로 받으므로, 클리어 상태(cleart state)를 유지한다.In addition, the test mode counter logics the reset signal RESET and the port input signal XIN when both the reset signal (RESET: applied from the reset terminal) and the port input signal (XIN: applied from the input port) are low. Since the output of the element 23 to be calculated is received as the counter reset signal rst, the clear state is maintained.
테스트 모드에 진입할 때의 특정 포트는 테스트를 위한 인스트럭션 입력 포트(instruction input port)로 할당되며, 다른 기능으로 사용되지 못한다. 이러한 특정 포트는 테스트 모드에서 벗어나면 원래의 기능으로 복귀된다.When entering the test mode, a specific port is assigned to an instruction input port for testing and cannot be used for other functions. This particular port returns to its original function when it exits test mode.
상기와 같은 종래의 반도체 기억 소자의 테스트 모드 제어 회로는 다음과 같은 문제점이 있다.The test mode control circuit of the conventional semiconductor memory device as described above has the following problems.
첫째, 인스트럭션(instruction) 입력으로 할당된 포트(port)가 멀티 펑크션(multi-function : 어떤 목적을 위하여 작동되는 기능으로서 메모리나 데이터를 입출력할 수 있는 능력을 말한다) 기능을 가진 포트일 때, 인스트럭션 입력(instruction input)의 할당 이후로는 이러한 멀티 펑크션 기능을 테스트할 수 없다.First, when a port assigned as an instruction input is a port with a multi-function function, which is a function that operates for a certain purpose, that can input or output memory or data. After the assignment of instruction inputs, these multi-function functions cannot be tested.
둘째, 리셋 단자와 입력 포트가 그 고유의 기능인 소자의 리셋(reset)과 클록(clock) 입력 단자로 사용되는 테스트 외에 다른 기능을 테스트할 경우 종래의 테스트 모드에서는 리셋 신호(RESET)와 입력 신호(XIN)가 모두 로우 상태가 되는 순간 테스트 모드 카운터(test mode counter)가 클리어(clear) 상태가 되어 테스트 모드(test mode)에서 벗어날 수 있다.Second, when the reset terminal and the input port test other functions besides the test used as the reset and clock input terminals of the device, which are inherent functions, the reset signal and the input signal ( As soon as all of the XINs are low, the test mode counter becomes clear and can exit the test mode.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 테스트 모드에서 인스트럭션 입력에 할당되는 포트들을 가변시켜 다기능을 가진 포트들을 용이하게 테스트하는 반도체 기억 소자의 테스트 모드 제어 회로 및 방법을 제공하는 데, 그 목적이 있다.SUMMARY OF THE INVENTION The present invention provides a test mode control circuit and method for a semiconductor memory device for easily testing ports having various functions by varying ports allocated to an instruction input in a test mode. The purpose is.
도 1은 종래의 테스트 모드를 나타낸 블록도1 is a block diagram showing a conventional test mode
도 2는 도 1의 모드 진입 제어부를 나타낸 논리 회로도FIG. 2 is a logic circuit diagram illustrating a mode entry controller of FIG. 1.
도 3은 도 2의 입력 신호 변화에 따른 타이밍도3 is a timing diagram according to a change in an input signal of FIG. 2.
도 4는 본 발명의 테스트 모드 제어 회로를 나타낸 블록도4 is a block diagram showing a test mode control circuit of the present invention.
도 5는 도 4의 인스트럭션 입력 포트의 변경을 나타낸 타이밍도5 is a timing diagram illustrating a change of the instruction input port of FIG. 4.
도 6은 도 4의 테스트 모드 진입 후 리셋 핀을 다른 기능으로 테스트하는 경우를 나타낸 타이밍도6 is a timing diagram illustrating a case in which the reset pin is tested by another function after entering the test mode of FIG. 4.
도면의 주요 부분에 대한 부호 설명Explanation of symbols for the main parts of drawings
41 : 제 1 연산부 42 : 파워 온 리셋부41: first operation unit 42: power-on reset unit
43 : 테스트 모드 제어 레지스터 44 : 테스트 모드 입력신호 제어부43: test mode control register 44: test mode input signal control unit
45, 46, 47 : 제 2 연산부 48, 49, 50, 51 : 테스트 모드 카운터45, 46, 47: second operation unit 48, 49, 50, 51: test mode counter
52 : 제어부52: control unit
Wt : 라이트 신호 POR : 파워 온 리셋 신호Wt: Light Signal POR: Power On Reset Signal
RESET : 리셋 신호 XIN : 포트 입력 신호RESET: Reset signal XIN: Port input signal
Slave_Enable : 슬레이브 인에이블 신호Slave_Enable: Slave enable signal
MM_Enable : 매스터 모드 인에이블 신호MM_Enable: Master mode enable signal
SM_Enable : 슬레이브 모드 인에이블 신호SM_Enable: Slave Mode Enable Signal
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 기억 소자의 테스트 모드 제어 회로는 라이트 신호와 매스터 모드 인에이블 신호를 논리 연산하여 제 1 제어 신호를 출력하는 제 1 연산부와, 테스트 모드 제어 레지스터를 초기화시키는 파워 온 리셋 신호를 출력하는 파워 온 리셋부와, 상기 제 1 제어신호에 응답하여 슬레이브 인에이블 신호를 출력하는 테스트 모드 제어 레지스터와, 테스트 모드 리셋 신호와 입력 신호 인에이블 신호에 응답하여 제 2, 제 3 제어 신호를 출력하는 테스트 모드 입력 신호 제어부와, 상기 제 2, 제 3 제어 신호를 논리 연산하여 카운터 클럭 신호와 카운터 리셋 신호를 출력하는 제 2 연산부와, 상기 클럭 신호와 카운터 리셋 신호에 응답하여 클럭 카운팅을 수행하여 각 비트별 카운트 신호를 출력하는 테스트 모드 카운터와, 상기 슬레이브 인에이블 신호에 응답하여 상기 테스트 모드 카운터의 각 비트별 카운트 신호를 인가받고 매스터 모드 인에이블 신호와 슬레이브 모드 인에이블 신호를 선택적으로 출력하여 상기 테스트 모드 입력 신호 제어부로 다시 인가하는 제어부로 구성된다.The test mode control circuit of the semiconductor memory device of the present invention for achieving the above object is a first operation unit for performing a logic operation on the write signal and the master mode enable signal to output the first control signal, and the test mode control register is initialized. A power on reset unit for outputting a power on reset signal, a test mode control register for outputting a slave enable signal in response to the first control signal, a second in response to a test mode reset signal and an input signal enable signal; A test mode input signal controller configured to output a third control signal, a second calculator configured to output a counter clock signal and a counter reset signal by performing a logic operation on the second and third control signals; Test mode counting in response to clock counting to output a count signal for each bit And a control unit receiving a count signal for each bit of the test mode counter in response to the slave enable signal, selectively outputting a master mode enable signal and a slave mode enable signal to the test mode input signal controller. It consists of.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 기억 소자의 테스트 모드 제어 회로를 상세히 설명하면 다음과 같다.Hereinafter, a test mode control circuit of a semiconductor memory device of the present invention will be described in detail with reference to the accompanying drawings.
도 4는 본 발명의 테스트 모드 제어 회로를 나타낸 블록도이다.4 is a block diagram showing a test mode control circuit of the present invention.
도 4와 같이, 본 발명의 테스트 모드 제어 회로는 라이트 신호(Wt)와 매스터 모드 인에이블 신호(MM_Enable)를 논리 연산하여 제 1 제어 신호를 출력하는 제 1 연산부(41)와, 테스트 모드 제어 레지스터를 초기화하는 파워 온 리셋 신호(POR)를 출력하는 파워 온 리셋부(42)와, 상기 제 1 제어신호에 응답하여 슬레이브 인에이블 신호(Slave_Enable)를 출력하는 테스트 모드 제어 레지스터(43)와, 테스트 모드 리셋 신호(RESET)와 입력 신호 인에이블 신호(XIN)에 응답하여 제 2, 제 3 제어 신호를 출력하는 테스트 모드 입력 신호 제어부(44)와, 상기 제 2, 제 3 제어 신호를 논리 연산하여 카운터 클럭 신호(CK)와 카운터 리셋 신호(rst)를 출력하는 제 2 연산부(45, 46, 47)와, 상기 클럭 신호(CK)와 카운터 리셋 신호(rst)에 응답하여 클럭 카운팅을 수행하여 각 비트별 카운트 신호를 출력하는 테스트 모드 카운터(48, 49, 50, 51)와, 상기 슬레이브 인에이블 신호(Slave_Enable)에 응답하여 상기 테스트 모드 카운터(48, 49, 50, 51)의 각 비트별 카운트 신호를 인가받고 매스터 모드 인에이블 신호(MM_Enable)와 슬레이브 모드 인에이블 신호(SM_Enable)를 출력하여 상기 테스트 모드 입력 신호 제어부(44)로 다시 인가하는 제어부(52)로 구성된다.As shown in FIG. 4, the test mode control circuit of the present invention includes a first operation unit 41 that logically operates the write signal Wt and the master mode enable signal MM_Enable, and outputs a first control signal, and a test mode control register. A power-on reset unit 42 for outputting a power-on reset signal POR for initializing the controller, a test mode control register 43 for outputting a slave enable signal Slave_Enable in response to the first control signal, and a test A test mode input signal controller 44 which outputs second and third control signals in response to a mode reset signal RESET and an input signal enable signal XIN, and logically operates the second and third control signals. The second calculator 45, 46, 47 outputs the counter clock signal CK and the counter reset signal rst, and the clock counting is performed in response to the clock signal CK and the counter reset signal rst. Output count signal by bit In response to the test mode counters 48, 49, 50, and 51 and the slave enable signal Slave_Enable, a count signal for each bit of the test mode counters 48, 49, 50, and 51 is applied to the master mode. The control unit 52 outputs the enable signal MM_Enable and the slave mode enable signal SM_Enable to the test mode input signal controller 44.
상기 제 1 연산부(41)는 라이트 신호(Wt)와 매스터 모드 인에이블 신호(MM_Enable)가 모두 하이 신호일 때, 상기 테스트 모드 제어 레지스터(43)를 동작하도록 한다. 이를 위해 상기 제 1 연산부(41)는 앤드 게이트를 이용한다.The first calculator 41 operates the test mode control register 43 when both the write signal Wt and the master mode enable signal MM_Enable are high signals. To this end, the first calculator 41 uses an AND gate.
신호적인 측면에서는 테스트 모드 상태(Test Mode)에서는 매스터 모드(Master Mode)가 인에이블(Enable) 상태에 있을 때에, 라이트 신호(Wt)가 인가되는 것이다.On the signal side, in the test mode, the write signal Wt is applied when the master mode is in the enabled state.
상기 파워 온 리셋부(42)는 상기 테스트 모드 제어 레지스터(43)를 초기화하는 파워 온 리셋 신호(Power On Reset : POR)를 인가한다.The power on reset unit 42 applies a power on reset signal (POR) for initializing the test mode control register 43.
상기 테스트 모드 제어 레지스터(43)는 상기 제 1 신호 및 파워 온 리셋 신호(POR)에 응답하여 슬레이브 인에이블 신호(Slave_Enable)를 출력하는 데, 상기 슬레이브 인에이블 신호(Slave_Enable)는 제 1 연산부(41)의 결과로 매스터 모드 인에이블 신호(MM_Enable: 상기 매스터 모드는 제어부로부터 출력되어 인가되는 신호)에 의해 제어된다(매스터 모드 인에이블 신호(MM_Enable)가 하이 신호로 천이한 이후에 상기 슬레이브 인에이블 신호(Slave_Enable)가 하이 신호로 천이하게 됨).The test mode control register 43 outputs a slave enable signal Slave_Enable in response to the first signal and a power on reset signal POR, and the slave enable signal Slave_Enable is a first operation unit 41. Is controlled by the master mode enable signal MM_Enable (the master mode is a signal output from the controller and applied), after the master mode enable signal MM_Enable transitions to a high signal. (Slave_Enable) transitions to a high signal).
상기 테스트 모드 입력 신호 제어부(44)는 상기 테스트 모드 카운터(48, 49, 50, 51)를 구동시키는 카운터 클럭 신호(CK)와 카운터 리셋 신호(rst)를 발생시키기 위해 구비된 블록으로서, 리셋 신호(RESET)와 포트 입력 신호(XIN)를 인가받아 동작하여 제 2 제어 신호, 제 3 제어 신호를 출력한다.The test mode input signal controller 44 is a block provided to generate a counter clock signal CK and a counter reset signal rst for driving the test mode counters 48, 49, 50, and 51. It operates by receiving the RESET and the port input signal XIN to output the second control signal and the third control signal.
상기 제 2 연산부(45, 46, 47)는 상기 제 2 제어 신호를 지연시켜 카운터 클럭 신호(CK)로 출력하는 제 1 인버터(45), 제 2 인버터(46)와, 상기 제 2 제어 신호와 제 3 제어 신호를 논리합하여 카운터 리셋 신호(rst)로 출력하는 오아 게이트(47)로 이루어진다.The second calculating unit 45, 46, 47 may include a first inverter 45, a second inverter 46, which delays the second control signal and outputs the counter clock signal CK, and the second control signal. The OR gate 47 is configured to OR the third control signal and output the counter control signal rst.
즉, 상기 제 2 연산부(45, 46, 47)는 상기 테스트 모드 입력 신호 제어부(44)로부터 출력된 제 2 제어 신호를 소정 시간(제 1, 제 2 인버터가 가진 타임 딜레이) 지연시켜 상기 테스트 모드 카운터(48, 49, 50, 51)의 클럭 신호(CK)를 출력하고, 또한, 제 2, 제 3 제어 신호가 모두 로우 신호일 때는 상기 테스트 모드 카운터(48, 49, 50, 51)를 리셋 상태를 유지하는 기능을 한다.That is, the second operation unit 45, 46, 47 delays the second control signal output from the test mode input signal control unit 44 by a predetermined time (time delay of the first and second inverters) to perform the test mode. Outputs the clock signal CK of the counters 48, 49, 50, and 51, and resets the test mode counters 48, 49, 50, and 51 when the second and third control signals are all low signals. To maintain the function.
상기 테스트 모드 카운터(48, 49, 50, 51)는 4개의 T 플립플랍으로 구성되며, 각 플립플랍에서 1비트 출력을 하여, 4개의 플립플랍으로 4비트 클럭 카운터 기능을 한다.The test mode counters 48, 49, 50, and 51 are composed of four T flip-flops, each having a 1-bit output from each flip-flop, and functioning as a 4-bit clock counter with four flip-flops.
상기 테스트 모드 카운터의 제 1 플립플랍(48)은 상기 제 2 인버터(47)의 출력을 클럭 신호(CK)로 인가받고, 상기 오아 게이트(45)의 출력을 리셋 신호(rst)로 인가받아 동작하고, 그 정출력(Q)은 제 2 플립플랍(49)의 클럭바(CKB) 신호로, 그 부출력(QB)은 제 2 플립플랍(49)의 클럭 신호(CK)로 인가한다.The first flip-flop 48 of the test mode counter is operated by receiving the output of the second inverter 47 as a clock signal CK and receiving the output of the OR gate 45 as a reset signal rst. The constant output Q is applied to the clock bar CKB signal of the second flip-flop 49 and the sub output QB is applied to the clock signal CK of the second flip-flop 49.
상기 제 1 플립플랍(48)과 같이, 제 2, 제 3 플립플랍(49, 50)은 정출력(Q)은 다음 플립플랍(50, 51)의 클럭바(CKB) 신호로, 그 부출력(QB)은 다음 플립플랍(50, 51)의 클럭 신호(CK)로 인가한다.Like the first flip-flop 48, the second and third flip-flops 49 and 50 are the positive output Q as the clock bar (CKB) signal of the next flip-flop 50 and 51. QB is applied to the clock signal CK of the next flip-flops 50 and 51.
상기 테스트 모드 카운터 각각의 플립플랍(48, 49, 50, 51)의 정출력(Q)은 제어부(52)로 인가된다.The constant output Q of the flip-flops 48, 49, 50, and 51 of each of the test mode counters is applied to the controller 52.
상기 제어부(52)는 상기 테스트 모드 제어 레지스터(43)로부터 인가된 슬레이브 인에이블 신호(Slave_Enable)와 상기 테스트 모드 카운터의 각각의 플립플랍(48, 49, 50, 51)의 출력을 인가받아 테스트 모드가 매스터 모드(Master Mode)인지, 슬레이브 모드(Slave Mode)인지 정의할 매스터 모드 인에이블 신호(MM_Enable)와 슬레이브 모드 인에이블 신호(SM_Enable)를 출력한다.The controller 52 receives a slave enable signal Slave_Enable applied from the test mode control register 43 and outputs of the respective flip-flops 48, 49, 50, and 51 of the test mode counter. Outputs a master mode enable signal (MM_Enable) and a slave mode enable signal (SM_Enable) to define whether is a master mode or a slave mode.
상기 매스터 모드 인에이블 신호(MM_Enable)와 슬레이브 모드 인에이블신호(SM_Enable)는 다시 테스트 모드 입력 신호 제어부(44)로 인가되며, 상기 테스트 모드 입력 신호 제어부(44)는 이에 응답하여 제 2, 제 3 제어 신호를 출력한다.The master mode enable signal MM_Enable and the slave mode enable signal SM_Enable are applied to the test mode input signal controller 44 again, and the test mode input signal controller 44 responds to the second and third signals. Output a control signal.
도 5는 본 발명의 인스트럭션 입력 포트의 변경을 나타낸 타이밍도이다.5 is a timing diagram illustrating a change in the instruction input port of the present invention.
본 발명의 테스트 모드 제어 회로는 파워 온 리셋 신호(POR)의 하이 신호 발생으로 초기화되어 동작한다.The test mode control circuit of the present invention operates by being initialized by the generation of the high signal of the power-on reset signal POR.
본 발명의 테스트 모드 제어 회로의 구동 전에는 상기 CPU에 메모리 인스트럭션(memory instruction)을 입력하는 노멀 상태(normal state)를 유지하다가, 테스트 모드 제어 회로 구동 후에 포트 인스트럭션(port instruction)을 입력하는 테스트 모드 상태(test mode state)로 전환한다.The test mode state of maintaining a normal state for inputting a memory instruction to the CPU before driving the test mode control circuit of the present invention, and then inputting a port instruction after driving the test mode control circuit. Switch to test mode state.
이러한 전환은 리셋 신호(RESET)의 라이징 신호(rising signal)를 카운팅하여 최종 라이징 에지(리셋 신호가 클럭킹 동작을 하다 액티브 상태를 계속적으로 유지하는 시점)에 응답하여 이루어진다.This switching is made in response to the rising edge of the reset signal RESET and in response to the last rising edge (the point at which the reset signal is clocked and continually remains active).
본 발명에서는 상기 테스트 모드(test mode)는 매스터 모드(master mode)와 슬레이브 모드(slave mode) 두 가지 상태로 진행되며, 테스트 모드가 아닐 때는 종래와 마찬가지로 노멀 상태(normal state)를 나타낸다.In the present invention, the test mode (test mode) proceeds in two states, the master mode (master mode) and the slave mode (slave mode), when not in the test mode shows a normal state (normal state) as in the prior art.
이 때, 테스트 모드(test mode)시 상기 테스트 모드 입력 신호 제어부(44)는 각각 매스터 모드(master mode)일 때와 슬레이브 모드(slave mode)일 때 별개의 입력 신호를 인가받아 동작한다. 즉, 매스터 모드(master mode)일 때는 리셋 신호(RESET)와 포트 입력 신호(XIN)를 원래의 입력 단자에서 인가받고, 슬레이브 모드(slave mode)일 때는 슬레이브 모드 인에이블 신호(slave mode enable)를 각각테스트 모드 입력 신호 제어부(44)를 구동시키는 리셋 신호와 포트 입력 신호로 인가받는다.In this case, the test mode input signal controller 44 may operate by receiving separate input signals in the master mode and the slave mode in the test mode. That is, in master mode, a reset signal (RESET) and a port input signal (XIN) are applied from the original input terminal, and in slave mode, a slave mode enable signal (slave mode enable) is applied. Received as a reset signal and a port input signal for driving the test mode input signal controller 44, respectively.
상기 리셋 신호(RESET)에 응답하여 상기 매스터 모드 인에이블 신호(MM_Enable)가 액티브 구간일 때, CPU에는 메모리 인스트럭션(memory instruction)을 대신하여 포트 인스트럭션(port instruction)이 인가된다.When the master mode enable signal MM_Enable is an active period in response to the reset signal RESET, a port instruction is applied to the CPU in place of a memory instruction.
상기 매스터 모드 인에이블 신호(MM_Enable)가 액티브 구간일 때, 상기 라이트 신호(Wt)가 인가되면, 이에 응답하여 슬레이브 인에이블 신호(Slave_Enable)가 하이 신호로 천이한다.When the write signal Wt is applied when the master mode enable signal MM_Enable is in the active period, the slave enable signal Slave_Enable transitions to a high signal in response to the write signal Wt.
상기 테스트 모드 제어 레지스터(43)는 매스터 모드로 진입해야만 라이팅이 가능하며, 또한 파워온 리셋 신호(POR)의 하이 신호인가 이후에는 리셋 신호(RESET)의 상태에 관계없이 라이팅(writint)된 값을 유지한다.The test mode control register 43 can be written only when it enters the master mode, and after applying the high signal of the power-on reset signal POR, the test mode control register 43 receives a written value regardless of the state of the reset signal RESET. Keep it.
이어, 상기 리셋 신호(RESET)가 다시 라이징(rising)을 계속적으로 유지하는 상태가 되면, 상기 슬레이브 모드 인에이블 신호(SM_Enable)는 하이 신호로 천이하게 되고, 이에 응답하여 포트 인스트럭션(Port instruction)이 CPU에 인가되게 된다.Subsequently, when the reset signal RESET continues to maintain rising again, the slave mode enable signal SM_Enable transitions to a high signal, and in response thereto, a port instruction is generated. Is applied to the CPU.
도 5와 같이, 포트 인스트럭션을 CPU에 인가하는 포트를 변경할 때는, 상기 테스트 모드 제어 레지스터(43)의 슬레이브 인에이블 신호(Slave_Enable)로 포트1256(PORT1256)을 액티브(active) 시킨다.As illustrated in FIG. 5, when the port for applying the port instruction to the CPU is changed, the port 1256 (PORT1256) is activated by the slave enable signal Slave_Enable of the test mode control register 43.
슬레이브 인에이블(PORT1256) 신호가 액티브(하이 신호 유지)된 상태에서 리셋 신호(RESET)와 포트 입력 신호(XIN)를 변경(상기 리셋 신호가 라이징 상태를 계속적으로 유지하도록 함)하여 테스트 모드에 진입하게되면 인스트럭션 입력 포트(instruction input port)는 매스터 모드의 포트(PORT1234)에서 슬레이브 모드의 포트(PORT1256)로 할당되어 매스터 모드에서 테스트하지 못한 PORT3, PORT4의 다른 기능들을 테스트할 수 있다.Enter the test mode by changing the reset signal RESET and the port input signal XIN while the slave enable signal PORT1256 is active (holding high signal) (which causes the reset signal to keep rising). In this case, the instruction input port is assigned from the master mode port PORT1234 to the slave mode port PORT1256 so that other functions of the PORT3 and PORT4 which have not been tested in the master mode can be tested.
다른 포트들에 대한 할당은 상기와 같은 방법으로 가능하며, 테스트 모드 제어 레지스터(43)의 초기화는 파워 온 리셋 신호(POR)에 의해 이루어진다.Allocation to other ports is possible in the above manner, and the initialization of the test mode control register 43 is made by the power on reset signal POR.
도 6은 본 발명의 테스트 모드 진입 후 리셋 핀의 다른 기능을 테스트하는 경우를 나타낸 타이밍도이다.6 is a timing diagram illustrating a case in which another function of the reset pin is tested after entering the test mode of the present invention.
도 6과 같이, 리셋 신호가 인가되는 핀(Pin)의 다른 기능을 테스트하는 경우는 도 5에서 제시한 인스트럭션 변경 방법과 같고, 단지 슬레이브 인에이블 신호(Slave Enable)와 슬레이브 모드 인에이블 신호(SM_Enable)의 발생 방법만을 달리하여 진행한다.As shown in FIG. 6, the test of another function of the pin to which the reset signal is applied is the same as the instruction changing method shown in FIG. 5, and only the slave enable signal and the slave mode enable signal SM_Enable Only proceed with the method of generating.
슬레이브 모드 인에이블 신호(SM_Enable)가 액티브 상태(active state)가 되면 리셋 핀의 신호변화가 더 이상 상기 테스트 모드 입력 신호 제어부(44)에서 나오는 제 2 제어 신호(소정 시간 지연되어 상기 테스트 모드 카운터의 클록 입력으로 사용됨)에 영향을 끼치지 못하도록 한다. 즉, 리셋 신호(RESET)를 출력하는 리셋 포트는 타기능을 테스트하는 데 기여할 수 있다.When the slave mode enable signal SM_Enable becomes an active state, the signal change of the reset pin is no longer delayed by a second control signal (the predetermined time delay from the test mode input signal controller 44) of the test mode counter. Used as a clock input). That is, the reset port outputting the reset signal RESET may contribute to testing other functions.
이는 포트 입력 신호가 인가되는 핀(Pin)에서도 적용되며 매스터 모드로 복귀하기 위해서는 파워 온 리셋 신호(PORT)를 하이 신호로 천이하면 가능하다.The same applies to the pin to which the port input signal is applied, and it is possible to shift the power-on reset signal PORT to the high signal to return to the master mode.
상기와 같은 본 발명의 반도체 소자의 테스트 모드 제어 방법은 다음과 같은 효과가 있다.The test mode control method of the semiconductor device of the present invention as described above has the following effects.
첫째, 고정된 인스트럭션 입력 포트(instruction input port)를 가변시켜, 인스트럭션(instruction) 입력 포트의 다른 기능을 테스트 할 수 있다.First, by varying the fixed instruction input port, other functions of the instruction input port can be tested.
둘째, 테스트 입력 신호인 리셋 단자(RESET pin)와 입력 단자(XIN pin)가 멀티 펑크션(multi function) 기능을 가진 경우 테스트 모드(test mode) 진입 후라도 인스트럭션 입력(instruction input) 기능 외에 다른 기능을 테스트 할 수 있다.Second, if the reset input terminal (RESET pin) and the input terminal (XIN pin) have a multi-function function, other functions besides the instruction input function can be performed even after entering the test mode. You can test it.
셋째, 슬레이브 테스트 모드(slave test mode)는 매스터 모드(master test mode) 진입 후 테스트 모드 제어 레지스터(test mode control register)에 슬레이브 인에이블 신호(slave enable)를 활성화시키고, 다시 테스트 모드(test mode) 진입을 한다.Third, the slave test mode activates the slave enable signal in the test mode control register after entering the master test mode, and again, the test mode. Enter.
따라서, 상기 슬레이브 테스트 모드(slave test mode)는 매스터 인에이블 신호(Master enable signal)에 의해 제어되므로, 오동작(Mal Function) 없이 사용자 어플리케이션(application) 따라 정확한 연산을 수행할 수 있다.Therefore, since the slave test mode is controlled by a master enable signal, the slave test mode can perform an accurate operation according to a user application without a mal function.
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