KR100473384B1 - Clock switch circuit - Google Patents
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Abstract
본 발명은 하나 이상의 클럭을 받아 임의의 클럭을 사용하던 중 다른 클럭으로 시스템을 동작시키고자 할 때 글리츠 없이 클럭을 스위칭 시켜주는 회로에 있어서 글리츠 제거의 신뢰성을 높이기 위하여 얼마의 엑티브 구간을 가질지 결정해주는 딜레이 카운터 레지스터로부터 인가되는 딜레이값을 적용하도록 하는 클럭 스위치 회로에 관한 것이다. The present invention has some active periods in order to increase the reliability of eliminating glitches in a circuit that switches clocks without glitches when one or more clocks are used to operate the system with another clock while using an arbitrary clock. The present invention relates to a clock switch circuit for applying a delay value applied from a delay counter register to determine whether or not a delay counter is applied.
Description
본 발명은 하나 이상의 클럭을 받아 임의의 클럭을 사용하던 중 다른 클럭으로 시스템을 동작시키고자 할 경우 글리츠 없이 클럭을 스위칭 시켜주는 회로에 있어서, 글리츠 제거의 신뢰성을 높이기 위한 클럭 스위치 회로에 관한 것이다. The present invention relates to a clock switch circuit for increasing the reliability of eliminating glitches in a circuit for switching a clock without glitches when one or more clocks are used to operate a system with another clock while using an arbitrary clock. will be.
도 1은 종래기술의 클럭 스위치 회로에 관한 것으로 다음과 같이 구성된다. 1 relates to a clock switch circuit of the related art and is configured as follows.
딜레이 클럭1 제어부(1)는 클럭a(clk_a)를 동기 클럭으로 가지며 인에이블 클럭a(enable_clk_a)를 입력으로 받아 클럭a(clk_a)의 인에이블 신호인 인에이블 신호a(go_clk_a)를 출력한다. The delay clock 1 controller 1 has a clock a (clk_a) as a synchronous clock and receives an enable clock a (enable_clk_a) as an input and outputs an enable signal a (go_clk_a) which is an enable signal of the clock a (clk_a).
딜레이 클럭2 제어부(2)는 클럭b(clk_b)를 동기 클럭으로 가지며 인에이블 클럭a(enable_clk_a)를 입력으로 받아 클럭b(clk_b)의 인에이블 신호인 인에이블 신호b(go_clk_b)를 출력한다. The delay clock 2 controller 2 has a clock b (clk_b) as a synchronous clock and receives an enable clock a (enable_clk_a) as an input and outputs an enable signal b (go_clk_b), which is an enable signal of the clock b (clk_b).
앤드게이트(3)는 딜레이 클럭1 제어부(1)로부터 인가되는 인에이블 신호a(go_clk_a)와 클럭a(clk_a)를 앤드 연산하여 커런트 클럭a(current_clk_a) 신호를 출력한다. The AND gate 3 performs an AND operation on the enable signal a (go_clk_a) and the clock a (clk_a) applied from the delay clock 1 controller 1 to output a current clock a (current_clk_a) signal.
앤드게이트(4)는 딜레이 클럭2 제어부(2)로부터 인가되는 인에이블 신호b(go_clk_b)와 클럭b(clk_b)를 앤드 연산하여 커런트 클럭b(current_clk_b) 신호를 출력한다. The AND gate 4 performs an AND operation on the enable signal b (go_clk_b) and the clock b (clk_b) applied from the delay clock 2 controller 2 to output a current clock b (current_clk_b) signal.
또한, 오아게이트(5)는 앤드게이트(3,4)로부터 각각 출력되는 커런트 클럭a(current_clk_a)신호와 커런트 클럭b(current_clk_b)신호를 오아 연산하여 최종 클럭 신호를 출력한다. The oragate 5 outputs a final clock signal by performing a calculation on a current clock a (current_clk_a) signal and a current clock b (current_clk_b) signal outputted from the AND gates 3 and 4, respectively.
따라서, 종래의 클럭 스위치 회로는 클럭a(clk_a)와 클럭b(clk_b)를 입력으로 받아 인에이블 클럭a(enable_clk_a)신호에 따라 최종클럭(clock_out)을 내보내주는 회로이다. Therefore, the conventional clock switch circuit is a circuit that receives the clock a (clk_a) and the clock b (clk_b) as an input and outputs the final clock (clock_out) according to the enable clock a (enable_clk_a) signal.
이러한 구성을 갖는 종래의 클럭 스위치 회로에 대한 동작 과정은 다음과 같다. The operation process for the conventional clock switch circuit having such a configuration is as follows.
먼저, 딜레이 클럭1 제어부(1)는 클럭a(clk_a)를 동기 클럭으로 가지며 인에이블 클럭a(enable_clk_a)신호를 입력으로 받아 클럭a(clk_a)의 인에이블 신호인 인에이블 신호a(go_clk_a)를 만들어 주며, 딜레이 클럭2 제어부(2)는 클럭b(clk_b)를 동기 클럭으로 가지며 인에이블 클럭a(enable_clk_a)신호를 입력으로 받아 클럭b(clk_b)의 인에이블 신호인 인에이블 신호b(go_clk_b)를 만들어주게 된다. First, the delay clock 1 control unit 1 has a clock a (clk_a) as a synchronous clock and receives an enable clock a (enable_clk_a) signal as an input and receives the enable signal a (go_clk_a), which is an enable signal of the clock a (clk_a). The delay clock 2 control unit 2 has a clock b (clk_b) as a synchronous clock and receives an enable clock a (enable_clk_a) signal as an input, and an enable signal b (go_clk_b) which is an enable signal of the clock b (clk_b). Will make.
이어서, 앤드게이트(3)는 인에이블 신호a(go_clk_a)의 제어에 따라 클럭a(clk_a)를 커런트 클럭a(current_clk_a)로 내보내 주며, 앤드게이트(4)는 인에이블 신호b(go_clk_b)의 제어에 따라 클럭b(clk_b)를 커런트 클럭b(current_clk_b)로 내보내주게 된다. Subsequently, the AND gate 3 outputs the clock a clk_a to the current clock a current_clk_a according to the control of the enable signal a go_clk_a, and the AND gate 4 controls the enable signal b go_clk_b. The clock b (clk_b) is exported to the current clock b (current_clk_b) accordingly.
다음에, 오아게이트(5)는 커런트 클럭a(current_clk_a)와 커런트 클럭b(current_clk_b)를 오아 연산하여 최종 클럭을 내보내 주게 된다. Next, the oragate 5 calculates and computes the current clock a (current_clk_a) and the current clock b (current_clk_b) to output the final clock.
제 2도는 종래의 딜레이 클럭1 제어부(1)에 대한 회로도이다. 2 is a circuit diagram of a conventional delay clock 1 controller 1.
제 1플립플롭(6)은 클럭a(clk_a)를 동기 클럭으로 인에이블 클럭a(enable_clk_a)신호를 1클럭 딜레이시켜 제1 클럭a 딜레이 신호(enable_clk_a_dly1)를 출력하며, 제 2플립플롭(7)은 클럭a(clk_a)를 동기 클럭으로 인에이블 클럭a(enable_clk_a)신호를 2클럭 딜레이시켜 제2 클럭a 딜레이 신호(enable_clk_a_dly2)를 출력하며, 제 3플립플롭(8)은 클럭a(clk_a)를 동기 클럭으로 인에이블 클럭a(enable_clk_a)신호를 3클럭 딜레이시켜 제3 클럭a 딜레이 신호(enable_clk_a_dly3)를 출력한다. The first flip-flop 6 outputs the first clock a delay signal (enable_clk_a_dly1) by delaying the enable clock a (enable_clk_a) signal by one clock with the clock a (clk_a) as a synchronous clock, and outputs the second flip-flop 7. Outputs a second clock a delay signal (enable_clk_a_dly2) by two clock delays of the enable clock a (enable_clk_a) signal using the clock a (clk_a) as a synchronous clock, and the third flip-flop 8 outputs the clock a (clk_a). The enable clock a (enable_clk_a) signal is delayed three clocks as a synchronous clock to output a third clock a delay signal (enable_clk_a_dly3).
앤드게이트(9)는 각기 딜레이 된 제1(enable_clk_a_dly1), 제2(enable_clk_a_dly2), 제3 클럭a딜레이 신호(enable_clk_a_dly3)을 인버팅하고, 앤드 연산하여 최종 클럭a신호(go_clk_a)를 출력한다. The AND gate 9 inverts each of the first (enable_clk_a_dly1), the second (enable_clk_a_dly2), and the third clock a delay signal (enable_clk_a_dly3), which are delayed, and output the final clock a signal go_clk_a.
제 3도는 종래의 딜레이 클럭2 제어부(2)의 회로도이다. 3 is a circuit diagram of a conventional delay clock 2 controller 2.
제 4플립플롭(10)은 클럭b(clk_b)를 동기 클럭으로 인에이블 클럭a(enable_clk_a)신호를 1클럭 딜레이시켜 제1 클럭b 딜레이 신호(enable_clk_b_dly1)를 출력하며, 제 5플립플롭(11)은 클럭b(clk_b)를 동기 클럭으로 인에이블 클럭a(enable_clk_a)신호를 2클럭 딜레이시켜 제2 클럭b 딜레이 신호(enable_clk_b_dly2)를 출력하며, 제 6플립플롭(12)은 클럭b(clk_b)를 동기 클럭으로 인에이블 클럭a(enable_clk_a)신호를 3클럭 딜레이시켜 제3 클럭b 딜레이 신호(enable_clk_b_dly3)를 출력한다. The fourth flip-flop 10 outputs the first clock b delay signal (enable_clk_b_dly1) by one clock delay of the enable clock a (enable_clk_a) signal using the clock b (clk_b) as a synchronous clock, and outputs the fifth flip-flop 11. Outputs the second clock b delay signal (enable_clk_b_dly2) by delaying the enable clock a (enable_clk_a) signal by 2 clocks using the clock b (clk_b) as a synchronous clock, and the sixth flip-flop 12 outputs the clock b (clk_b). The enable clock a (enable_clk_a) signal is delayed three clocks as a synchronous clock to output a third clock b delay signal (enable_clk_b_dly3).
앤드게이트(13)는 각기 딜레이 된 제1 클럭b 딜레이 신호(enable_clk_b_dly1)와, 제2 클럭b 딜레이 신호(enable_clk_b_dly2)와, 제3 클럭b 딜레이 신호(enable_clk_b_dly3)을 앤드연산하여 클럭b신호(go_clk_b)를 출력한다. The AND gate 13 performs an AND operation on the delayed first clock b delay signal (enable_clk_b_dly1), the second clock b delay signal (enable_clk_b_dly2), and the third clock b delay signal (enable_clk_b_dly3), respectively, to perform a clock b signal go_clk_b. Outputs
그런데, 이러한 종래의 클럭 스위치 회로에서는 커런트 클럭의 엑티브 구간이 고정되어 있어서 이를 자유자재로 바꾸고자 할 경우 어려움이 있다. However, in such a conventional clock switch circuit, the active section of the current clock is fixed, and thus there is a difficulty in changing it freely.
본 발명은 상기 문제점을 해결하기 위하여 창출된 것으로, 하나 이상의 클럭을 받아 임의의 클럭을 사용하던 중 다른 클럭으로 시스템을 동작시키고자 할 경우 글리츠 없이 클럭을 스위칭 시켜주는 회로에 있어서, 글리츠 제거의 신뢰성을 높이기 위한 클럭 스위치 회로를 제공함에 그 목적이 있다. The present invention has been made to solve the above problems, and when one or more clocks are used to operate the system with a different clock while using a random clock, the circuit for switching the clock without the glitches, eliminating the glitches The purpose is to provide a clock switch circuit for increasing the reliability of the.
상기 목적을 달성하기 위하여, 본 발명에 의한 클럭 스위치 회로는, 클럭 스위치 회로가 얼마의 엑티브 구간을 가질지 결정하여 딜레이값을 출력하는 딜레이 카운터 레지스터와, 제 1클럭을 동기 클럭으로 가지며 클럭 인에이블 신호에 따라 딜레이 값을 입력받아 제 1클럭의 인에이블 신호를 출력하는 제 1딜레이 클럭 제어부와, 제 2클럭을 동기 클럭으로 가지며 클럭 인에이블 신호에 따라 딜레이 값을 입력받아 제 2클럭의 인에이블 신호를 출력하는 제 2딜레이 클럭 제어부 및 제 1딜레이 클럭 제어부 및 제 2딜레이 클럭 제어부로부터 인가되는 인에이블 신호를 논리 연산하여 최종 클럭 신호를 출력하는 논리 연산부를 구비함을 특징으로 한다. In order to achieve the above object, the clock switch circuit according to the present invention comprises a delay counter register for outputting a delay value by determining how many active periods the clock switch circuit has, and a clock enable having a first clock as a synchronous clock. A first delay clock controller which receives a delay value according to a signal and outputs an enable signal of a first clock, and a second clock as a synchronous clock, and receives a delay value according to a clock enable signal to enable a second clock And a logic operation unit configured to perform a logic operation on the enable signal applied from the second delay clock controller, the first delay clock controller, and the second delay clock controller to output a final clock signal.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.
본 발명은 제 4도에 도시된 바와 같으며 다음과 같이 구성된다. The present invention is as shown in FIG. 4 and is constructed as follows.
딜레이 카운터 레지스터(14)는 클럭 스위치 회로가 얼마의 엑티브 구간을 가질 것인지 결정하여 딜레이값(delay_value)을 출력한다. The delay counter register 14 determines how many active periods the clock switch circuit will have and outputs a delay value.
제 1딜레이 클럭제어부(15)는 클럭a(clk_a)를 동기 클럭으로 가지며 인에이블 클럭a(enable_clk_a)신호와 딜레이 카운터 레지스터(14)로부터 인가되는 딜레이값(delay_value)을 입력으로 받아 클럭a(clk_a)의 인에이블 신호인 인에이블 신호a(go_clk_a)를 출력한다. The first delay clock controller 15 has a clock a (clk_a) as a synchronous clock and receives an enable clock a (enable_clk_a) signal and a delay_value applied from the delay counter register 14 as a clock a (clk_a). Enable signal a (go_clk_a), which is an enable signal of?
제 2딜레이 클럭제어부(16)는 클럭b(clk_b)를 동기 클럭으로 가지며 인에이블 클럭a(enable_clk_a)신호와 딜레이 카운터 레지스터(14)로부터 인가되는 딜레이값(delay_value)을 입력으로 받아 클럭b(clk_b)의 인에이블 신호인 인에이블 신호b(go_clk_b)를 출력한다. The second delay clock control unit 16 has a clock b (clk_b) as a synchronous clock and receives an enable clock a (enable_clk_a) signal and a delay value (delay_value) applied from the delay counter register 14 as a clock b (clk_b). Enable signal b (go_clk_b), which is an enable signal of?
앤드게이트(17)는 제 1딜레이 클럭제어부(15)로부터 인가되는 인에이블 신호a(go_clk_a) 및 클럭a(clk_a)를 앤드 연산하여 커런트 클럭a(current_clk_a)신호를 출력한다. The AND gate 17 performs an AND operation on the enable signal a (go_clk_a) and the clock a (clk_a) applied from the first delay clock controller 15, and outputs a current clock a (current_clk_a) signal.
앤드게이트(18)는 제 2딜레이 클럭제어부(16)로부터 인가되는 인에이블 신호b(go_clk_b) 및 클럭b(clk_b)를 앤드 연산하여 커런트 클럭b(current_clk_b)신호를 출력한다. The AND gate 18 performs an AND operation on the enable signal b (go_clk_b) and the clock b (clk_b) applied from the second delay clock control unit 16 to output a current clock b (current_clk_b) signal.
오아게이트(19)는 각각 커런트 클럭a(current_clk_a)와 커런트 클럭b(current_clk_b)를 오아 연산하여 최종 클럭을 출력하게 된다. The oragate 19 performs an operation on the current clock a (current_clk_a) and the current clock b (current_clk_b), respectively, and outputs the final clock.
제 5도는 제 1딜레이 클럭제어부(15)의 회로도이다. 5 is a circuit diagram of the first delay clock control unit 15.
도 5를 보면, 제 7플립플롭(20)은 클럭a(clk_a)를 동기 클럭으로 인에이블 클럭a(enable_clk_a)를 1클럭 딜레이시켜 제 1클럭a딜레이 신호(enable_clk_a_dly1)를 출력한다. Referring to FIG. 5, the seventh flip-flop 20 outputs a first clock a delay signal enable_clk_a_dly1 by delaying the enable clock a (enable_clk_a) by one clock with the clock a (clk_a) as a synchronous clock.
그리고, 제 8플립플롭(21)은 클럭a(clk_a)를 동기 클럭으로 인에이블 클럭a(enable_clk_a)를 2클럭 딜레이시켜 제 2클럭a딜레이 신호(enable_clk_a_dly2)를 출력한다. The eighth flip-flop 21 outputs a second clock a delay signal enable_clk_a_dly2 by delaying the enable clock a (enable_clk_a) by two clocks with the clock a (clk_a) as a synchronous clock.
또한, 제 9플립플롭(22)은 클럭a(clk_a)를 동기 클럭으로 인에이블 클럭a(enable_clk_a)를 n클럭 딜레이시켜 제 3클럭a딜레이 신호(enable_clk_a_dly3)를 출력한다. The ninth flip-flop 22 outputs a third clock a delay signal (enable_clk_a_dly3) by n clock delays of the enable clock a (enable_clk_a) using the clock a (clk_a) as a synchronous clock.
낸드게이트(23)는 딜레이값(delay_value)과 제 7플립플롭(20)에 의해 딜레이 된 제 1클럭a딜레이 신호(enable_clk_a_dly1)를 낸드 연산하여 출력한다. The NAND gate 23 performs a NAND operation on a delay value (delay_value) and a first clock a delay signal (enable_clk_a_dly1) delayed by the seventh flip-flop 20.
그리고, 낸드게이트(24)는 딜레이값(delay_value)과 제 8플립플롭(21)에 의해 딜레이 된 제 2클럭a딜레이 신호(enable_clk_a_dly2)를 낸드 연산하여 출력한다. The NAND gate 24 performs a NAND operation on the delay value delay_value and the second clock a delay signal enable_clk_a_dly2 delayed by the eighth flip-flop 21.
또한, 낸드게이트(25)는 딜레이값(delay_value)과 제 9플립플롭(22)에 의해 딜레이 된 제 3클럭a딜레이 신호(enable_clk_a_dly3)를 낸드 연산하여 출력한다. The NAND gate 25 performs a NAND operation on a delay value (delay_value) and a third clock a delay signal (enable_clk_a_dly3) delayed by the ninth flip-flop 22.
각각의 낸드 게이트(23∼25)로부터 출력된 신호는 앤드게이트(26)에 의해 앤드 연산되고 클럭a(go_clk_a) 신호를 출력하게 된다. The signals output from the respective NAND gates 23 to 25 are subjected to an AND operation by the AND gate 26 to output a clock a (go_clk_a) signal.
제 6도는 제 2딜레이 클럭 제어부의 회로도이다. 6 is a circuit diagram of a second delay clock controller.
도 6을 보면, 제 10플립플롭(27)은 클럭b(clk_b)를 동기 클럭으로 인에이블 클럭a(enable_clk_a)를 1클럭 딜레이시켜 제 1클럭b딜레이 신호(enable_clk_b_dly1)를 출력한다. Referring to FIG. 6, the tenth flip-flop 27 outputs a first clock b delay signal enable_clk_b_dly1 by delaying the enable clock a (enable_clk_a) by one clock with the clock b (clk_b) as a synchronous clock.
그리고, 제 11플립플롭(28)은 클럭b(clk_b)를 동기 클럭으로 인에이블 클럭a(enable_clk_a)를 2클럭 딜레이시켜 제 2클럭b딜레이 신호(enable_clk_b_dly2)를 출력한다. The eleventh flip-flop 28 outputs the second clock b delay signal enable_clk_b_dly2 by delaying the enable clock a (enable_clk_a) by 2 clocks with the clock b (clk_b) as a synchronous clock.
또한, 제 12플립플롭(22)은 클럭b(clk_b)를 동기 클럭으로 인에이블 클럭a(enable_clk_a)를 n클럭 딜레이시켜 제 3클럭b딜레이 신호(enable_clk_b_dly3)를 출력한다. The twelfth flip-flop 22 outputs a third clock b delay signal (enable_clk_b_dly3) by n-clock delaying the enable clock a (enable_clk_a) with the clock b (clk_b) as a synchronous clock.
앤드게이트(30)는 딜레이값(delay_value)과 제 10플립플롭(27)에 의해 딜레이 된 제 1클럭b딜레이 신호(enable_clk_b_dly1)를 앤드 연산하여 출력한다. The AND gate 30 performs an AND operation on the delay value delay_value and the first clock b delay signal enabled_clk_b_dly1 delayed by the tenth flip-flop 27.
그리고, 앤드게이트(31)는 딜레이값(delay_value)과 제 11플립플롭(28)에 의해 딜레이 된 제 2클럭b딜레이 신호(enable_clk_b_dly2)를 앤드 연산하여 출력한다. The AND gate 31 performs an AND operation on the delay value delay_value and the second clock b delay signal enable_clk_b_dly2 delayed by the eleventh flip-flop 28.
또한, 앤드게이트(32)는 딜레이값(delay_value)과 제 12플립플롭(29)에 의해 딜레이 된 제 3클럭b딜레이 신호(enable_clk_b_dly3)를 앤드 연산하여 출력한다. The AND gate 32 performs an AND operation on the delay value delay_value and the third clock b delay signal enable_clk_b_dly3 delayed by the twelfth flip-flop 29.
각각의 앤드 게이트(30∼32)로부터 출력된 신호는 앤드게이트(33)에 의해 앤드 연산되고 클럭b(go_clk_b) 신호를 출력하게 된다. The signals output from the respective AND gates 30 to 32 are subjected to an AND operation by the AND gate 33 to output a clock b (go_clk_b) signal.
이러한 구성을 갖는 본 발명의 동작 과정을 설명하자면 다음과 같다. Referring to the operation of the present invention having such a configuration as follows.
먼저, 딜레이 카운터 레지스터(14)는 얼마의 엑티브 구간을 가질 것인지를 결정하여 딜레이값(delay_value)을 출력한다. First, the delay counter register 14 determines how many active periods to have and outputs a delay value.
이어서, 제 1딜레이 클럭 제어부(15)는 클럭a(clk_a)를 동기 클럭으로 가지며 인에이블 클럭a(enable_clk_a)신호와 딜레이 카운터 레지스터(14)로부터 인가되는 딜레이값(delay_value)를 입력으로 받아 클럭a(clk_a)의 인에이블 신호인 인에이블 신호a(go_clk_a)를 출력한다. Subsequently, the first delay clock control unit 15 receives a clock a (clk_a) as a synchronous clock and receives an enable clock a (enable_clk_a) signal and a delay_value applied from the delay counter register 14 as a clock a. An enable signal a (go_clk_a), which is an enable signal of (clk_a), is output.
그리고, 제 2딜레이 클럭 제어부(16)는 클럭b(clk_b)를 동기 클럭으로 가지며 인에이블 클럭a(enable_clk_a)신호와 딜레이 카운터 레지스터(14)로부터 인가되는 딜레이값(delay_value)를 입력으로 받아 클럭b(clk_b)의 인에이블 신호인 인에이블 신호b(go_clk_b)를 출력한다. The second delay clock control unit 16 has a clock b (clk_b) as a synchronous clock and receives an enable clock a (enable_clk_a) signal and a delay value (delay_value) applied from the delay counter register 14 as a clock b. An enable signal b (go_clk_b), which is an enable signal of (clk_b), is output.
다음에, 앤드게이트(17)는 인에이블 신호a(go_clk_a)의 제어에 따라 클럭a(clk_a)를 커런트 클럭a(current_clk_a)를 출력하며, 앤드게이트(18)는 인에이블 신호b(go_clk_b)의 제어에 따라 클럭b(clk_b)를 커런트 클럭b(current_clk_b)를 출력한다. Next, the AND gate 17 outputs the current clock a (current_clk_a) to the clock a (clk_a) under the control of the enable signal a (go_clk_a), and the AND gate 18 of the enable signal b (go_clk_b). According to the control, the clock b (clk_b) is outputted by the current clock b (current_clk_b).
오아게이트(19)는 각각의 앤드 게이트(17,18)로부터 인가되는 커런트 클럭a(current_clk_a)와 커런트 클럭b(current_clk_b)를 오아 연산하여 최종적인 클럭 신호를 출력하게 된다. The oragate 19 performs an operation on the current clock a (current_clk_a) and the current clock b (current_clk_b) applied from each of the AND gates 17 and 18 to output the final clock signal.
그리고, 제 5도를 보면, 제 1딜레이 클럭제어부(15)의 제 7플립플롭(20), 제 8플립플롭(21), 제 9플립플롭(22)은 각각 클럭a(clk_a)를 동기 클럭으로 인에이블 클럭a(enable_clk_a)를 1클럭, 2클럭, n클럭 딜레이 시키게 된다. 5, the seventh flip-flop 20, the eighth flip-flop 21, and the ninth flip-flop 22 of the first delay clock control unit 15 set clock a (clk_a) as a synchronous clock, respectively. The enable clock a (enable_clk_a) is delayed by one clock, two clocks, and n clocks.
이어서, 각각의 낸드게이트(23∼25)는 각각 딜레이된 제 1(enable_clk_a_dly1), 제 2(enable_clk_a_dly2) 및 제 3클럭a딜레이신호(enable_clk_a_dly3)와 딜레이값(delay_value)를 각각 낸드연산하여 출력한다. Subsequently, each of the NAND gates 23 to 25 performs NAND operation on the delayed first (enable_clk_a_dly1), the second (enable_clk_a_dly2), and the third clock a delay signal (enable_clk_a_dly3) and the delay value (delay_value), respectively.
다음에, 앤드게이트(26)는 각각의 낸드게이트(23∼25)로부터 인가되는 신호를 앤드연산하여 클럭a 출력신호(go_clk_a)를 출력한다. Next, the AND gate 26 performs an AND operation on the signals applied from the respective NAND gates 23 to 25 to output the clock a output signal go_clk_a.
제 6도를 보면, 제 2딜레이 클럭제어부(16)의 제 10플립플롭(27), 제 11플립플롭(28), 제 12플립플롭(29)은 클럭a(clk_a)를 동기 클럭으로 인에이블 클럭a(enable_clk_a)를 각각 1클럭, 2클럭, n클럭 딜레이 시키게 된다. 6, the tenth flip-flop 27, the eleventh flip-flop 28, and the twelfth flip-flop 29 of the second delay clock control unit 16 enable clock a (clk_a) as a synchronous clock. Clock a (enable_clk_a) is delayed by one clock, two clocks, and n clocks, respectively.
이어서, 각각의 앤드게이트(30∼32)는 각기 딜레이된 제 1클럭b딜레이 신호(enable_clk_b_dly1), 제 2클럭b딜레이 신호(enable_clk_b_dly2) 및 제 3클럭b4딜레이 신호(enable_clk_b_dly3)를 딜레이값(delay_value)과 앤드연산하여 출력한다. Subsequently, each of the AND gates 30 to 32 delays the delayed first clock b delay signal (enable_clk_b_dly1), the second clock b delay signal (enable_clk_b_dly2), and the third clock b4 delay signal (enable_clk_b_dly3). And outputs by AND operation.
최종적으로, 앤드게이트(33)는 각각의 앤드게이트(30∼32)의 출력을 앤드연산하여 최종 클럭 b신호(go_clk_b)를 출력한다. Finally, the AND gate 33 performs an AND operation on the outputs of the respective AND gates 30 to 32 to output the final clock b signal go_clk_b.
이상에서 설명한 바와 같이, 본 발명에 의한 클럭 스위치 회로는 하나 이상의 클럭을 받아 임의의 클럭을 사용하던 중 다른 클럭으로 시스템을 구동하는데 있어서 커런트 클럭의 엑티브 구간을 플렉시블하게 제어하여 글리츠 제거가 향상될 수 있도록 하는데 유용하게 사용할 수 있다. As described above, the clock switch circuit according to the present invention receives one or more clocks and uses the arbitrary clocks to flexibly control the active period of the current clock to drive the system with another clock, thereby improving glitz removal. This can be useful for making it work.
도 1은 종래의 클럭 스위칭 회로에 대한 구성도, 1 is a block diagram of a conventional clock switching circuit,
도 2는 종래의 딜레이 클럭1 제어부에 관한 구성도, 2 is a block diagram of a conventional delay clock 1 control unit;
도 3은 종래의 딜레이 클럭2 제어부에 관한 구성도, 3 is a block diagram of a conventional delay clock 2 controller;
도 4는 본 발명에 따른 클럭 스위치 회로의 구성도, 4 is a configuration diagram of a clock switch circuit according to the present invention;
도 5는 본 발명에 따른 제 1딜레이 클럭 제어부에 관한 구성도, 5 is a configuration diagram of a first delay clock control unit according to the present invention;
도 6은 본 발명에 따른 제 2딜레이 클럭 제어부에 관한 구성도.6 is a block diagram of a second delay clock control unit according to the present invention;
〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
14 : 딜레이 카운터 레지스터 15 : 제 1딜레이 클럭 제어부 14: delay counter register 15: first delay clock control unit
16 : 제 2딜레이 클럭 제어부 20∼22, 27∼29 : 플립플롭16: second delay clock control unit 20 to 22, 27 to 29: flip-flop
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