KR100401513B1 - a method for forming line of semiconductor device - Google Patents
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Abstract
본 발명은 비트라인 콘택 및 스토리지 노드 콘택을 위한 폴리 플러그의 레이아웃을 변경하여 마진을 개선시킬 수 있는 반도체 소자의 디램 셀 제조방법에 관한 것으로, 반도체 기판에 일정간격을 갖는 복수개의 게이트 라인을 형성하는 단계와, 상기 게이트 라인과 수직한 복수개의 제 1 폴리 실리콘 패턴을 형성함과 동시에 비트라인 콘택이 형성될 영역의 제 1 폴리 실리콘 패턴과 연결된 복수개의 제 2 폴리 실리콘 패턴을 형성하는 단계와, 상기 제 1, 제 2 폴리 실리콘 패턴에 CMP 공정을 이용하여 상기 게이트 라인 사이에 매트릭스 형태의 제 1 플러그를 형성함과 동시에 상기 매트릭스 형태의 제 1 플러그와 비트라인 콘택이 형성될 영역의 제 1 폴리 실리콘 패턴이 선택적으로 서로 연결된 제 2 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.The present invention relates to a method for fabricating a DRAM cell of a semiconductor device capable of improving margins by changing a layout of a poly plug for bit line contacts and storage node contacts. Forming a plurality of first polysilicon patterns perpendicular to the gate line and simultaneously forming a plurality of second polysilicon patterns connected to the first polysilicon patterns in regions where bitline contacts are to be formed; The first polysilicon in the region where the first plug and the bit line contact are to be formed in the matrix form while forming the first plug in the matrix form between the gate lines using the CMP process on the first and second polysilicon patterns. And forming a second plug in which the pattern is selectively connected to each other.
Description
본 발명은 반도체 소자의 배선 형성방법에 관한 것으로, 특히 비트라인콘택(Bit Line Contact) 및 스토리지 노드 콘택(Storage Node Contact)을 위한 폴리 플러그(Poly Plug)의 레이아웃을 변경하여 마진(margin)을 개선시킬 수 있는 반도체 소자의 배선 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a wiring of a semiconductor device, and more particularly, to improve margins by changing the layout of poly plugs for bit line contacts and storage node contacts. The wiring method of the semiconductor element which can be made.
일반적으로 디램(DRAM)은 한 개의 트랜지스터와 한 개의 커패시터로 셀을 구성하는 단순구조로써 모스(MOS) 기술을 이용하여 만들어지며 대용량, 저전력 그리고 저코스트화를 갖는 메모리 소자이다.In general, DRAM is a simple structure that consists of a cell with one transistor and one capacitor. The DRAM is a memory device having a large capacity, a low power, and a low cost.
플립플롭에 정보가 저장되어 있는 정적램(Static Ramdom Access Memory:SRAM)과는 달리 디램은 커패시터의 이진수 논리값 하이 또는 로우를 충전시켜 저장한다. 커패시터에 저장된 논리값은 일정시간이 지나면 방전되므로 메모리 셀을 재충전하는 리프레쉬 사이클이 필요하다.Unlike static ramdom access memory (SRAM), which stores information on flip-flops, DRAM stores charge by charging the capacitor's binary logic high or low. Logic values stored in the capacitor discharge after a certain period of time, requiring a refresh cycle to recharge the memory cells.
각각의 메모리 셀은 적어도 2nS에서 10nS 간격의 리프레쉬 사이클이 필요하다.Each memory cell requires a refresh cycle of at least 2 nS to 10 nS intervals.
또한, 디램이 고집적화 되면서 커패시터의 크기는 감소하는 반면, 셀당 필요로 하는 축전용량은 거의 변하지 않고 있다.In addition, as the DRAM is highly integrated, the size of the capacitor decreases, while the capacitance required per cell is hardly changed.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 배선 형성방법에 대하여 설명하기로 한다.Hereinafter, a wiring forming method of a conventional semiconductor device will be described with reference to the accompanying drawings.
도 1a와 도 1b는 종래의 반도체 소자의 배선 형성방법을 나타낸 레이아웃도이고, 도 2a 내지 도 2c는 도 1a와 도 1b의 I-I′선에 따른 공정 단면도이다.1A and 1B are layout views illustrating a conventional method for forming a wiring of a semiconductor device, and FIGS. 2A to 2C are cross-sectional views illustrating a process along the line II ′ of FIGS. 1A and 1B.
도 1a 및 도 2a에 도시한 바와 같이 반도체 기판(11)에 활성영역 및 소자격리 영역을 정의한 후, 상기 소작격리 영역에 필드 산화막(12)을 형성한다.As shown in FIGS. 1A and 2A, after the active region and the device isolation region are defined in the semiconductor substrate 11, a field oxide film 12 is formed in the small isolation region.
이어, 상기 활성영역에 게이트 절연막(도면에 도시하지 않았음)을 구비하고, 일정간격을 갖는 게이트 전극 라인(13)을 복수개 형성한 후, 상기 게이트 전극 라인(13)상에 하드 마스크(14)를 형성한다. 이때, 상기 하드 마스크(14)는 질화막이다.Subsequently, a gate insulating film (not shown) is formed in the active region and a plurality of gate electrode lines 13 having a predetermined interval are formed, and then a hard mask 14 is formed on the gate electrode lines 13. To form. At this time, the hard mask 14 is a nitride film.
그리고, 상기 게이트 전극 라인(13)과 하드 마스크(14) 측면에 스페이서(15)을 형성한 후, 상기 게이트 전극 라인(13)과 스페이서(15)를 마스크로 이용하여 소오스/드레인 불순물 영역을 형성한다.After the spacers 15 are formed on the gate electrode lines 13 and the hard mask 14, the source / drain impurity regions are formed using the gate electrode lines 13 and the spacers 15 as masks. do.
이어서, 상기 게이트 전극 라인(13)을 포함한 기판(11) 전면에 제 1 층간 절연막(16)을 형성하고, 상기 층간 절연막(16)상에 포토레지스트(17)를 증착한 후, 노광 및 현상공정을 이용하여 패터닝한다. 이때, 상기 제 1 층간 절연막(16)은 산화막이다.Subsequently, a first interlayer insulating film 16 is formed on the entire surface of the substrate 11 including the gate electrode line 13, the photoresist 17 is deposited on the interlayer insulating film 16, and then exposed and developed. Patterning using At this time, the first interlayer insulating film 16 is an oxide film.
도 1a 및 도 2b에 도시한 바와 같이 상기 패터닝된 포토레지스트(17)를 마스크로 이용하여 상기 기판(11) 표면이 선택적으로 노출되도록 상기 제 1 층간 절연막(16)을 식각하여 플러그 콘택홀을 형성한 후, 상기 패터닝된 포토레지스트(17)를 제거한다.As shown in FIGS. 1A and 2B, the first interlayer insulating layer 16 is etched to selectively expose the surface of the substrate 11 by using the patterned photoresist 17 as a mask to form a plug contact hole. Afterwards, the patterned photoresist 17 is removed.
이어, 상기 플러그 콘택홀을 포함한 제 1 층간 절연막(17)상에 폴리 실리콘층(18)을 증착한 후, 포토리소그래피 공정을 이용하여 선택적으로 패터닝한다. 여기서, 상기 패터닝된 폴리 실리콘층(18)은 4개의 상기 게이트 전극 라인(13)을 기준으로 하여 분리되도록 형성된다.Subsequently, the polysilicon layer 18 is deposited on the first interlayer insulating layer 17 including the plug contact hole, and then selectively patterned using a photolithography process. Here, the patterned polysilicon layer 18 is formed to be separated based on the four gate electrode lines 13.
따라서, 도 1a의 A부분과 같이 포토리소그래피 공정시 서로 간의 이격 마진이 필요하다.Thus, as shown in part A of FIG. 1A, a space margin between each other is required in a photolithography process.
도 1b 및 도 2c에 도시한 바와 같이 상기 패터닝된 폴리 실리콘층(18)에 CMP(Chemical Mechanical Polishing) 공정을 이용하여 상기 플러그 콘택홀에 매립되는 플러그(18a)를 형성한다.As shown in FIGS. 1B and 2C, a plug 18a embedded in the plug contact hole is formed in the patterned polysilicon layer 18 by using a chemical mechanical polishing (CMP) process.
이어, 도면에는 도시하지 않았지만 상기 플러그(18a)를 포함한 전면에 제 2 층간 절연막(18)을 형성한 후, 상기 플러그(18a)가 선택적으로 소정부분 노출되도록 비트라인 콘택홀을 형성한 후, 상기 비트라인 콘택홀을 통해 상기 플러그(18a)와 연결되는 비트라인을 형성한다.Subsequently, although not shown in the drawing, the second interlayer insulating film 18 is formed on the entire surface including the plug 18a, and then the bit line contact hole is formed to selectively expose the plug 18a. A bit line connected to the plug 18a is formed through a bit line contact hole.
그리고, 상기 비트라인을 포함한 전면에 제 3 층간 절연막을 형성하고, 상기 플러그(18a)가 선택적으로 소정부분 노출되도록 스토리지 콘택홀을 형성한 후, 상기 플러그(18a)와 연결되는 스토리지 노드를 형성한다.A third interlayer insulating film is formed on the entire surface including the bit line, a storage contact hole is formed to selectively expose a predetermined portion of the plug 18a, and a storage node connected to the plug 18a is formed. .
그러나 상기와 같은 종래의 반도체 소자의 배선 형성방법은 4개의 게이트 라인(2 셀)을 기준으로 하여 플러그 형성을 위한 폴리 실리콘층 패턴를 분리하도록 되어 있으나 이후 포토리소그래피 공정시 게이트 라인의 인접부분과 분리해야 하는 포토리소그래피 공정의 마진이 필요하다.However, in the conventional method of forming a wiring of a semiconductor device as described above, a polysilicon layer pattern for plug formation is to be separated based on four gate lines (two cells). The margin of the photolithography process is required.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 플러그 형성을 위한 폴리 실리콘 패턴을 비트라인 콘택이 형성될 영역의 인접한 부분과 연결시켜 포토리소그래피 마진을 개선시킨 반도체 소자의 배선 형성방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and provides a method of forming a semiconductor device with improved photolithography margin by connecting a polysilicon pattern for plug formation with an adjacent portion of a region where a bitline contact is to be formed. The purpose is.
도 1a와 도 1b는 종래의 반도체 소자의 배선 제조방법을 나타낸 레이아웃도1A and 1B are layout diagrams showing a wiring manufacturing method of a conventional semiconductor device.
도 2a 내지 도 2c는 도 1a와 도 1b의 I-I′선에 따른 공정 단면도2A to 2C are cross-sectional views taken along the line II ′ of FIGS. 1A and 1B.
도 3a 와 도 3b는 본 발명의 일실시예에 따른 반도체 소자의 배선 제조방법을 나타낸 레이아웃도3A and 3B are layout views illustrating a method of manufacturing a wiring of a semiconductor device according to an embodiment of the present invention.
도 4a 내지 도 4c는 도 3a와 도 3b의 I-I′선에 따른 공정 단면도4A to 4C are cross-sectional views taken along the line II ′ of FIGS. 3A and 3B.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
101 : 반도체 기판 102 : 필드 산화막101 semiconductor substrate 102 field oxide film
103 : 게이트 전극 라인 104 : 하드 마스크103: gate electrode line 104: hard mask
105 : 스페이서 106 : 제 1 층간 절연막105 spacer 106 first interlayer insulating film
107a : 제 1 폴리 실리콘 패턴 107b : 제 2 폴리 실리콘 패턴107a: first polysilicon pattern 107b: second polysilicon pattern
107c : 플러그107c: plug
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 배선 형성방법은 반도체 기판에 일정간격을 갖는 복수개의 게이트 라인을 형성하는 단계와, 상기 게이트 라인과 수직한 복수개의 제 1 폴리 실리콘 패턴을 형성함과 동시에 비트라인 콘택이 형성될 영역의 제 1 폴리 실리콘 패턴과 연결된 복수개의 제 2 폴리 실리콘 패턴을 형성하는 단계와, 상기 제 1, 제 2 폴리 실리콘 패턴에 CMP 공정을 이용하여 상기 게이트 라인 사이에 매트릭스 형태의 제 1 플러그를 형성함과 동시에 상기 매트릭스 형태의 제 1 플러그와 비트라인 콘택이 형성될 영역의 제 1 폴리 실리콘 패턴이 선택적으로 서로 연결된 제 2 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, a method of forming a wiring of a semiconductor device according to the present invention may include forming a plurality of gate lines having a predetermined interval on a semiconductor substrate, and forming a plurality of first polysilicon patterns perpendicular to the gate lines. And forming a plurality of second polysilicon patterns connected to the first polysilicon pattern of the region where the bit line contact is to be formed, and between the gate lines using a CMP process on the first and second polysilicon patterns. Forming a first plug in a matrix form at the same time, and simultaneously forming a second plug in which the first polysilicon pattern in a region where the first plug in the matrix form and the bit line contact are to be formed is selectively connected to each other; It is done.
또한, 상기 게이트 라인 전면에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 선택적으로 식각하여 플러그 콘택홀을 형성하는 단계를 더 포함하는 것을 특징으로 한다.The method may further include forming an interlayer insulating layer on the entire gate line and selectively etching the interlayer insulating layer to form a plug contact hole.
또한, 상기 복수개의 제 1, 제 2 폴리 실리콘 패턴은 사닥다리 형태인 것을 특징으로 한다.In addition, the plurality of first and second polysilicon patterns are characterized in that the ladder form.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 배선 형성방법에 대하여 보다 상세히 설명하기로 한다.Hereinafter, a wiring forming method of the semiconductor device of the present invention will be described in detail with reference to the accompanying drawings.
도 3a 와 도 3b는 본 발명의 일실시예에 따른 반도체 소자의 배선 형성방법을 나타낸 레이아웃도이고, 도 4a 내지 도 4c는 도 3a와 도 3b의 I-I′선에 따른 공정 단면도이다.3A and 3B are layout views illustrating a method of forming wirings of a semiconductor device in accordance with an embodiment of the present invention, and FIGS. 4A to 4C are cross-sectional views taken along lines II ′ of FIGS. 3A and 3B.
도 4a에 도시한 바와 같이 반도체 기판(101)에 활성영역 및 소자격리 영역을 정의한 후, 상기 소작격리 영역에 필드 산화막(102)을 형성한다.As shown in FIG. 4A, after the active region and the device isolation region are defined in the semiconductor substrate 101, the field oxide film 102 is formed in the small isolation region.
이어, 상기 활성영역에 게이트 절연막(도면에 도시하지 않았음)을 구비하고, 일정간격을 갖는 게이트 전극 라인(103)을 복수개 형성한 후, 상기 게이트 전극 라인(103)상에 하드 마스크(104)를 형성한다. 이때, 상기 하드 마스크(104)는 질화막이다.Subsequently, a gate insulating film (not shown) is formed in the active region and a plurality of gate electrode lines 103 having a predetermined interval are formed, and then a hard mask 104 is formed on the gate electrode lines 103. To form. In this case, the hard mask 104 is a nitride film.
그리고, 상기 게이트 전극 라인(103)과 하드 마스크(104) 측면에 스페이서(105)을 형성한 후, 상기 게이트 전극 라인(103)과 스페이서(104)를 마스크로 이용하여 소오스/드레인 불순물 영역을 형성한다.After the spacers 105 are formed on the gate electrode line 103 and the hard mask 104, source / drain impurity regions are formed using the gate electrode line 103 and the spacer 104 as a mask. do.
이어서, 상기 게이트 전극 라인(103)을 포함한 기판(101) 전면에 제 1 층간 절연막(106)을 형성하고, 상기 제 1 층간 절연막(106)상에 포토레지스트(도면에 도시하지 않았음)를 증착한 후, 노광 및 현상공정을 이용하여 패터닝한다. 이때, 상기 제 1 층간 절연막(106)은 산화막이다.Subsequently, a first interlayer insulating film 106 is formed over the substrate 101 including the gate electrode line 103, and a photoresist (not shown) is deposited on the first interlayer insulating film 106. After that, patterning is performed using an exposure and development process. In this case, the first interlayer insulating film 106 is an oxide film.
도 3a 및 도 4b에 도시한 바와 같이 상기 패터닝된 포토레지스트를 마스크로 이용하여 상기 기판(101) 표면이 선택적으로 노출되도록 상기 제 1 층간 절연막(106)을 식각하여 플러그 콘택홀을 형성한 후, 상기 패터닝된 포토레지스트를 제거한다.3A and 4B, after forming the plug contact hole by etching the first interlayer insulating layer 106 to selectively expose the surface of the substrate 101 using the patterned photoresist as a mask, The patterned photoresist is removed.
이어, 상기 플러그 콘택홀을 포함한 제 1 층간 절연막(106)상에 폴리 실리콘층(107)을 증착한 후, 포토리소그래피 공정을 이용하여 상기 게이트 전극 라인(103)과 수직한 방향의 제 1 폴리 실리콘층 패턴(107a)과 후 공정에 형성될 비트라인 콘택이 형성될 영역에서 상기 제 1 폴리 실리콘층 패턴(107a)과 연결되는 제 2 폴리 실리콘층 패턴(107b)을 형성한다.Subsequently, after the polysilicon layer 107 is deposited on the first interlayer insulating layer 106 including the plug contact hole, the first polysilicon in a direction perpendicular to the gate electrode line 103 using a photolithography process. A second polysilicon layer pattern 107b connected to the first polysilicon layer pattern 107a is formed in the layer pattern 107a and a region where a bit line contact to be formed in a later process is formed.
즉, 도 3a와 같이 상기 제 1, 제 2 폴리 실리콘 패턴(107a)(107b)이 사닥다리 형태로 패터닝되어 형성된다.That is, as illustrated in FIG. 3A, the first and second polysilicon patterns 107a and 107b are patterned to form a ladder.
여기서, 상기 패터닝된 제 1, 제 2 폴리 실리콘층(107a)(107b)은 4개의 상기 게이트 전극 라인(103)을 기준으로 하여 분리되도록 형성된다.Here, the patterned first and second polysilicon layers 107a and 107b are formed to be separated based on the four gate electrode lines 103.
도 3b 및 도 4c에 도시한 바와 같이 상기 제 1, 제 2 폴리 실리콘층 패턴(107a)(107b)에 CMP(Chemical Mechanical Polishing) 공정을 이용하여 상기 플러그 콘택홀에 매립되는 플러그(107c)를 형성한다.As shown in FIGS. 3B and 4C, the plugs 107c embedded in the plug contact holes are formed in the first and second polysilicon layer patterns 107a and 107b using a chemical mechanical polishing (CMP) process. do.
이어, 도면에는 도시하지 않았지만 상기 플러그(107c)상에 제 2 층간 절연막을 형성하고, 상기 플러그(107c)가 선택적으로 소정부분 노출되도록 비트라인 콘택홀을 형성한 후, 상기 플러그(107c)와 연결되는 비트라인을 형성한다.Subsequently, although not shown in the drawing, a second interlayer insulating film is formed on the plug 107c, and a bit line contact hole is formed so that the plug 107c is selectively exposed to a predetermined portion, and then connected to the plug 107c. Forming a bit line.
그리고 상기 결과물 상부에 제 3 층간 절연막을 형성하고, 상기 플러그(107c)가 선택적으로 소정부분 노출되도록 스토리지 노드 콘택홀을 형성한후, 상기 플러그(107c)와 연결되는 스토리지 노드를 형성한다.A third interlayer insulating film is formed on the resultant, and a storage node contact hole is formed to selectively expose a predetermined portion of the plug 107c, and then a storage node connected to the plug 107c is formed.
이상에서 설명한 바와 같이 본 발명의 반도체 소자의 배선 형성방법에 의하면, 비트라인 콘택 및 스토리지 노드 콘택을 위한 플러그 형성시 포토리소그래피 공정이 용이하다.As described above, according to the method for forming the wiring of the semiconductor device of the present invention, the photolithography process is easy when the plugs for the bit line contact and the storage node contact are formed.
또한, 플러그가 종래에 비해 확대되어 형성되므로 비트라인 콘택과의 마진을개선시킬 수 있다.In addition, since the plug is formed to be enlarged as compared with the related art, the margin with the bit line contact can be improved.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100766211B1 (en) * | 2006-09-29 | 2007-10-10 | 주식회사 하이닉스반도체 | Method for fabricating contact of flash memory |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09232537A (en) * | 1996-02-27 | 1997-09-05 | Fujitsu Ltd | Semiconductor device and its manufacturing method |
| KR19990060473A (en) * | 1997-12-31 | 1999-07-26 | 구본준 | Flash memory and manufacturing method thereof |
| JPH11297954A (en) * | 1998-04-09 | 1999-10-29 | Nec Corp | Semiconductor storage device |
| KR20000007644A (en) * | 1998-07-06 | 2000-02-07 | 윤종용 | Fabricating method of nor flash memory device |
| KR20000042406A (en) * | 1998-12-24 | 2000-07-15 | 김영환 | Semiconductor memory device |
-
2001
- 2001-06-29 KR KR10-2001-0038309A patent/KR100401513B1/en not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09232537A (en) * | 1996-02-27 | 1997-09-05 | Fujitsu Ltd | Semiconductor device and its manufacturing method |
| KR19990060473A (en) * | 1997-12-31 | 1999-07-26 | 구본준 | Flash memory and manufacturing method thereof |
| JPH11297954A (en) * | 1998-04-09 | 1999-10-29 | Nec Corp | Semiconductor storage device |
| KR20000007644A (en) * | 1998-07-06 | 2000-02-07 | 윤종용 | Fabricating method of nor flash memory device |
| KR20000042406A (en) * | 1998-12-24 | 2000-07-15 | 김영환 | Semiconductor memory device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100766211B1 (en) * | 2006-09-29 | 2007-10-10 | 주식회사 하이닉스반도체 | Method for fabricating contact of flash memory |
Also Published As
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| KR20030002630A (en) | 2003-01-09 |
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