KR100400244B1 - Formation method of metal line in semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법 중 금속배선의 형성방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 금속배선의 형성방법에 있어서 얇은 절연막에 패턴을 형성시킨 후 금속배선의 증착과정을 진행함에 의하여 과도식각 과정없이도 금속간 브릿지 문제나 식각속도의 불균형을 해소할 수 있도록 하기위한 방법으로 본 발명은 반도체 소자의 제조 공정 중 금속 배선의 형성 공정에 있어서 소정의 하부 구조가 형성된 기판 상부에 절연막 증착하는 단계; 상기 절연막상에 금속 배선의 패턴과 동일한 레티클을 형성하는 단계; 상기 금속 패턴과 동일한 패턴의 레티클을 이용하여 절연막을 패터닝하는 단계; 상기 절연막 상부에 금속막을 증착한 후 식각 공정을 통해 금속배선을 형성하는 단계를 포함하여 이루어짐을 특징하며 또한 감광막의 실릴화 반응을 이용하여 절연막 상에 패턴을 형성하는 것을 특징으로 한다. 본 발명에 따른 금속배선의 형성방법에 의하여 금속 배선의 식각공정에서의 식각속도 불균형을 과도 식각단계 없이 해소할 수 있으며 공정진행 도중 발생할 수 있는 데미지를 줄일 수 있고 금속성 잔유물에 의한 금속간의 브릿지의 발생을 억제할 수 있어 제조수율도 높일 수 있다. 또한 오버랩 마진의 부족에 따른 하부 플러그와의 미스얼라인이 발생하여도 플러그의 손상없이 금속 식각 공정을 완료할 수 있고 그 결과 전류 흐름의 신뢰성을 확보할 수 있다.The present invention relates to a method of forming a metal wiring in a method of manufacturing a semiconductor device, and more particularly, in the method of forming a metal wiring of a semiconductor device by forming a pattern on a thin insulating film and then proceeding through the deposition process of the metal wiring The present invention provides a method for solving an intermetallic bridge problem or an imbalance of an etching rate without an etching process. ; Forming a reticle identical to the pattern of the metal wiring on the insulating film; Patterning the insulating film using a reticle having the same pattern as the metal pattern; And depositing a metal film on the insulating film, and then forming a metal wiring through an etching process, and forming a pattern on the insulating film by using a silylation reaction of the photosensitive film. By the method of forming the metal wiring according to the present invention, the etching speed imbalance in the etching process of the metal wiring can be eliminated without the excessive etching step, the damage that can occur during the process can be reduced, and the generation of bridges between metals due to metallic residues. Can be suppressed and manufacturing yield can also be raised. In addition, even if a misalignment with the lower plug occurs due to the lack of overlap margin, the metal etching process can be completed without damaging the plug, thereby ensuring the reliability of current flow.
Description
본 발명은 반도체 소자의 제조방법 중 금속배선의 형성방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 금속배선의 형성방법에 있어서 얇은 절연막에 패턴을 형성시킨 후 금속배선의 증착과정을 진행함에 의하여 과도식각 과정없이도 금속간 브릿지 문제나 식각속도의 불균형을 해소할 수 있는 방법에 관한 것이다.The present invention relates to a method of forming a metal wiring in a method of manufacturing a semiconductor device, and more particularly, in the method of forming a metal wiring of a semiconductor device by forming a pattern on a thin insulating film and then proceeding through the deposition process of the metal wiring The present invention relates to a method for solving the intermetallic bridge problem and the etching rate imbalance without the etching process.
최근 반도체 제조기술의 디자인 룰이 축소화됨에 따라, 패턴 밀도가 조밀해지고, 하위층과의 오버랩 마진(Overlap Margin)이 적어지고 있다. 패턴 밀도의 조밀성이 증가하게 되면 금속 배선의 식각공정에서는 패턴밀도에 따른 식각속도의 불균형이 심화되면서 공정상의 어려움을 유발한다.As the design rule of the semiconductor manufacturing technology is reduced in recent years, the pattern density becomes dense and the overlap margin with the lower layer decreases. If the density of the pattern density is increased, the etching speed of the metal wiring is increased and the imbalance of the etching speed according to the pattern density intensifies, which causes process difficulties.
보통 금속 배선의 식각공정에서는 금속막을 식각하는 주요식각(Main Etch)단계 후, 식각속도 불균형을 해소시키고 금속성 잔유물에 의한 브릿지(Bridge)를 억제하기 위한 과도 식각(Over Etch)과정을 거친다. 그러나 과도 식각과정은 이온의 방향성을 좋게 하기 위하여 역전압, 즉 바이어스파워를 크게 걸어주기 때문에, 과도 식각과정이 길어질수록 높은 에너지를 갖는 이온에 의한 데미지(Damage)가 증가하는 문제점이 발생하게 된다.Usually, in the etching process of the metal wiring, after the main etching step of etching the metal film, the etching rate imbalance is solved and the over etching process is performed to suppress the bridge caused by the metallic residue. However, since the excessive etching process greatly increases the reverse voltage, that is, bias power, in order to improve the directionality of the ions, the longer the excessive etching process, the higher the damage caused by the ions having high energy.
또한 오버랩 마진이 부족함에 따라 하위 플러그(Plug)와 미스얼라인 (Misalign)이 발생한 경우에는 과도 식각과정동안에 플러그에 어택(Attack)을 가하게 되면서 소자특성 및 신뢰성에 나쁜 영향을 미치고 반도체 제조수율도 떨어뜨리는 문제점이 있다. 그리고 충분한 과도식각동안의 하부 절연막의 손실이 발생하고 패턴 밀도에 따라 하부 절연막의 단차가 발생하면서 식각공정 이후의 절연막 증착 및 평탄화 공정시 타겟의 설정을 어렵게 하고 공정의 균일도에도 악영향을 끼친다.In addition, in the case of lower plug and misalignment due to lack of overlap margin, the plug is attacked during the over-etching process, which adversely affects device characteristics and reliability and decreases semiconductor manufacturing yield. There is a floating problem. In addition, the loss of the lower insulating film during the sufficient transient etching occurs and the step of the lower insulating film occurs according to the pattern density, making it difficult to set the target during the deposition and planarization of the insulating film after the etching process, and adversely affects the uniformity of the process.
이는 절연막의 단차를 보상해 주기 위하여 절연막의 증착두께가 증가하고 절연막의 증가에 따라 그만큼 평탄화하여야 할 양이 많아지기 때문이며 공정 쓰루 풋(Through-put) 측면에서도 좋지 않다.This is because the deposition thickness of the insulating film is increased to compensate for the step difference of the insulating film, and the amount of planarization increases with the increase of the insulating film, which is not good in terms of process through-put.
하기 도 1a 내지 도 1c 에서는 상기한 바와 같이 종래 방법에 의한 금속배선의 형성방법에 의할 경우의 공정 흐름도를 나타낸 것으로 상기한 도면을 참조하여 설명하면 다음과 같다.1A to 1C show a process flowchart in the case of forming a metal wiring by the conventional method as described above, and will be described below with reference to the drawings.
하기 도 1a 내지 도 1c 에 도시한 바와 같이 하부 구조가 형성된 금속 층간 절연막(101)의 상부에 금속층(Ti/TiN/Al/Ti/TiN)(103)을 증착하고, 감광막(104)으로 패턴을 형성한다. 이 과정에서 디자인 룰의 축소에 따라 금속배선의 홀직경과 길이의 비(Aspect Ratio)가 증가하게 되고, 하부 플러그(Plug)(102)와 미스얼라인(Misalign)이 발생할 가능성이 크게 된다. 이를 식각하게 되면 하기 도 1B 에 나타난 바와 같이 패턴이 조밀하지 않은 지역에서 금속막의 식각이 완료되는 동안 패턴이 조밀한 지역에서는 금속막이 남아있게 된다. 그래서 이를 제거하기 위한 과도 식각과정을 거치게 되며 과도 식각과정이 완료된 상태는 하기 도 1C 에 나타난 바와 같다.As shown in FIGS. 1A to 1C, a metal layer (Ti / TiN / Al / Ti / TiN) 103 is deposited on the metal interlayer insulating layer 101 on which the lower structure is formed, and a pattern is formed using the photoresist film 104. Form. In this process, as the design rule is reduced, the ratio between the hole diameter and the length of the metal wiring increases, and the lower plug 102 and the misalignment are more likely to occur. When the etching is performed, as shown in FIG. 1B, the metal film remains in the area where the pattern is dense while the etching of the metal film is completed in the area where the pattern is not dense. Therefore, the transient etching process is removed to remove it, and the state in which the excessive etching process is completed is shown in FIG. 1C.
이같은 과도 식각과정이 진행되면 패턴이 조밀한 지역에서의 금속막이 완전히 제거되었지만, 그 과정 동안 패턴이 조밀하지 않은 지역에서는 하기 도 1C 에서와 같이 하부 절연막(101)의 손실이 생긴다. 또한 플러그(102)와 미스얼라인이 존재하는 경우라면 플러그(102)에 손상을 입히게 된다. 상기한 바와 같은 결과는 패턴 밀도에 따른 식각속도의 불균형 때문인데, 디자인룰의 축소 경향에 따라 그 정도는 더욱 더 심화될 수 있다.When the excessive etching process is performed, the metal film in the region where the pattern is dense is completely removed, but in the region where the pattern is not dense, the lower insulating layer 101 is lost as shown in FIG. 1C. In addition, if the plug 102 and the misalignment exists, the plug 102 is damaged. The result as described above is due to the imbalance of the etching rate according to the pattern density, the degree can be further deepened according to the tendency of the design rule to shrink.
그리고 이를 해소하기 위해서 과도 식각 시간을 증가시키는 방법은 이미 설명한 바와 같은 문제점들 때문에 한계가 있다. 또한 현재의 가스 케미스트리(Gas Chemistry)내에서는 프로파일(Profile)의 어택(Attack)이나 감광막(PR) 마진(margin) 부족과 같은 문제점 때문에 일정 수준 이상의 식각 속도 불균형이 존재하게 된다. 따라서 식각장비의 업그레이드(Upgrade)나 상감(Damascene Process)공법으로의 전환 등 여러가지 방향으로의 연구가 활발히 진행되고 있으나 현재까지 큰 성과를 거두지 못하고 있는 실정이다.In order to solve this problem, the method of increasing the excessive etching time is limited due to the problems described above. In addition, in the current gas chemistry, an etching rate imbalance above a certain level exists due to problems such as profile attack and lack of photoresist margin. Therefore, research in various directions, such as the upgrade of the etching equipment and the transition to the damascene process method, is being actively conducted, but the results have not been achieved so far.
본 발명의 목적은 금속배선 공정에 있어서의 금속배선 식각속도의 불균형을 과도식각 단계 없이 해소할 수 있도록 하는 금속배선의 증착방법을 제공하는 데에 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method for depositing a metal wiring, which can solve the imbalance of the metal wiring etching speed in a metal wiring process without a transient etching step.
본 발명의 또 다른 목적은 금속배선의 하부 플러그와 미스얼라인이 발생하더라도 식각과정에서의 플러그 어택을 방지할 수 있도록 하는 금속배선의 증착방법을 제공하는 데에 있다.Still another object of the present invention is to provide a method for depositing a metal wiring, which can prevent a plug attack during an etching process even if a lower plug and a misalignment occur in the metal wiring.
하기 도 1a 내지 도 1c 는 종래 방법에 따른 금속배선의 형성방법의 일실시예를 나타내는 공정흐름도이다.1A to 1C are process flowcharts illustrating an embodiment of a method for forming metal wirings according to a conventional method.
하기 도 2a 내지 도 2d 는 본 발명에 따른 금속배선의 형성방법의 일실시예를 나타내는 공정흐름도이다.2A to 2D are process flowcharts showing an embodiment of a method for forming a metal wiring according to the present invention.
하기 도 3a 내지 도 3e 는 본 발명에 따른 금속배선의 형성방법 중 감광막의 실릴화를 이용한 경우의 일실시예를 나타내는 공정흐름도이다.3A to 3E are process flow diagrams showing an embodiment in the case of using the silylation of the photosensitive film in the method of forming the metal wiring according to the present invention.
♠ 도면의 주요부분에 대한 설명 ♠♠ Explanation of the main parts of the drawing ♠
101 : 하부 구조가 완료된 층간 절연막 (Inter Metal Oxide)101: interlayer insulating film (Inter Metal Oxide) is completed
102 : 텅스텐 플러그 103, 203 : 금속 (Ti/TiN/Al/TiN)102: tungsten plug 103, 203: metal (Ti / TiN / Al / TiN)
104, 204 : 감광막 201 : 절연막104, 204: photosensitive film 201: insulating film
202 : 금속배선 패턴 레티클 (Reticle)202: Reticle with Metal Wiring Pattern
301 : 감광막301: photosensitive film
302 : HMDS(HexaMethylDiSilazane) 등의 기체 분위기302: Gas atmosphere such as HMDS (HexaMethylDiSilazane)
303 : 산소 플라즈마303: Oxygen Plasma
304 : 실리콘 산화막 (절연막)304: silicon oxide film (insulation film)
본 발명은 상기와 같은 기술적 과제를 해결하기 위하여 반도체 제조 공정 중 금속 배선의 형성 공정에 있어서 소정의 하부 구조가 형성된 기판 상부에 절연막 증착하는 단계; 상기 절연막상에 금속막 배선의 패턴을 위한 레티클을 형성하는 단계; 상기 금속 패턴을 위한 레티클을 이용하여 절연막을 패터닝하는 단계; 상기 패터닝된 절연막 상부에 금속막을 적층하여 금속막층을 형성한 후 식각 공정을 통해 금속배선을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 금속배선 형성방법을 제공한다.In order to solve the above technical problem, the present invention includes the steps of: depositing an insulating film on a substrate on which a predetermined lower structure is formed in a process of forming metal wirings in a semiconductor manufacturing process; Forming a reticle for the pattern of the metal film wiring on the insulating film; Patterning an insulating film using a reticle for the metal pattern; And forming a metal layer by forming a metal layer by laminating a metal layer on the patterned insulating layer, and forming a metal line through an etching process.
본 발명은 또한 상기 금속배선의 형성방법에 있어서, 감광막의 실릴화 반응을 이용하여 절연막 상에 패턴을 형성하는 것을 특징으로 하는 금속배선의 형성방법을 제공한다.The present invention also provides a method for forming a metal wiring, wherein in the method for forming a metal wiring, a pattern is formed on the insulating film by using a silylation reaction of the photosensitive film.
본 발명에 따른 금속 배선의 형성 방법에 있어서, 실릴화된 감광막의 산화 및 수소와 탄소 제거를 위한 산소 플라즈마 처리 조건은 소스파워 1000 ~ 1200 W, 압력은 130 ~ 160 mT, O22300 ~ 2600 sccm, N2100 ~ 130 sccm, 일렉트로드 온도 40℃ 하는 것이 바람직하다.In the method for forming a metal wiring according to the present invention, the oxygen plasma treatment conditions for the oxidation and hydrogen and carbon removal of the silylated photoresist is source power 1000 ~ 1200 W, pressure 130 ~ 160 mT, O 2 2300 ~ 2600 sccm , N 2 100 to 130 sccm, it is preferable that the electrode temperature 40 ℃.
본 발명에 따른 금속 배선의 형성방법에 있어서, 금속막의 식각을 위한 식각조건은 소스파워 1000 ~ 1200 W, 바이어스 파워 100 ~ 110 W, 압력은 9 ~ 11 mT, Cl280 ~ 100 sccm, BCl340 ~ 50 sccm, N210 sccm, 일렉트로드 온도 30 ~ 50 ℃ 하는 것이 바람직하다.In the method for forming a metal wiring according to the present invention, the etching conditions for etching the metal film is source power 1000 ~ 1200 W, bias power 100 ~ 110 W, pressure 9 ~ 11 mT, Cl 2 80 ~ 100 sccm, BCl 3 40 ~ 50 sccm, N 2 10 sccm, preferably electro de of temperature 30 ~ 50 ℃.
본 발명에서는 반도체 제조 공정에 있어서의 금속배선의 식각공정에 있어서 식각될 패턴에 대하여 네가티브로 식각정지막을 미리 형성시켜 패턴 밀도에 따른 식각속도의 불균형을 해소하기 위한 방법이다.In the present invention, the etching stop film is negatively formed in advance with respect to the pattern to be etched in the etching process of the metal wiring in the semiconductor manufacturing process to solve the imbalance of the etching rate according to the pattern density.
본 발명에서는 금속막의 증착 공정 이전에, 금속막 배선 패턴에 대하여 네가티브로 얇은 두께의 절연막을 형성한다. 절연막의 두께는 보통 식각 과정동안 식각 속도 불균형은 식각막의 20% 이내에서 발생한다는 점과 절연막의 높낮이가 증착된 최종 금속막의 높낮이에 영향을 미치지 않아야 한다는 점을 고려할 때 보통 식각막의 20% 이내로 하는 것이 바람직하다.In the present invention, an insulating film of negative thickness is formed with respect to the metal film wiring pattern before the deposition process of the metal film. The thickness of the insulating film is usually within 20% of the etching film, considering that the etching rate imbalance occurs within 20% of the etching film during the etching process and that the height of the insulating film should not affect the height of the deposited final metal film. It is desirable to.
그리고나서 금속막을 증착하게 되면, 절연막의 토폴로지(topology)를 따라서 금속막이 증착되고, 식각공정의 불균형의 해소를 위하여 과도식각과정을 거치는 부분인 바텀(Bottom)부분을 형성하면서 증착이 완료된다.Then, when the metal film is deposited, the metal film is deposited along the topology of the insulating film, and the deposition is completed while forming a bottom portion, which is a portion that undergoes an over-etching process to solve the imbalance in the etching process.
이후 금속막의 마스크 공정을 거쳐서 식각을 하게 되면, 식각 속도가 빠른 지역에서 금속막 식각을 완료한 후 절연막에서 식각정지가 발생하는 동안 식각속도가 느린지역에서의 금속막 식각이 완료된다. 또한 이미 금속막 배선의 바텀 부분이 형성되어 있기 때문에 더 이상의 과도 식각 없이 식각이 완료될 수 있고 미스얼라인 된 플러그는 절연막에 의하여 보호되기 때문에 식각과정동안 어택(Attack)을 받지 않게 된다.After etching through the mask process of the metal film, the metal film is etched in the region where the etching rate is slow while the etching stop occurs in the insulating layer after the metal film is etched in the region where the etching rate is high. In addition, since the bottom portion of the metal film wiring is already formed, the etching may be completed without any excessive etching, and the misaligned plug is protected by the insulating layer, thereby preventing attack during the etching process.
첨부한 하기 도 2a 내지 도 2d 는 상기한 바와 같은 공정에 따른 전체적인공정도를 나타낸다.2A to 2D show the overall process diagram according to the process as described above.
우선 도 2a 에 도시한 바와 같이 하부 구조가 완료된 금속층간 절연막(101)의 상부에 보호막으로서 절연막(201)을 형성하고 금속막 배선의 패턴을 위한 레티클(202)을 사용하여 절연막(201)에 패턴을 형성한다.First, as shown in FIG. 2A, an insulating film 201 is formed as a protective film on the interlayer insulating film 101 having a lower structure, and a pattern is formed on the insulating film 201 using a reticle 202 for the pattern of the metal film wiring. To form.
이후 도 2b 에 도시된 바와 같이 상기 패턴이 완료된 절연막(201)의 상부에 금속막층(Ti/TiN/Al/Ti/TiN)(203)을 증착시킨다. 이에 따라 절연막의 높낮이를 채우면서 금속막층(203)이 형성된다. 이 때 절연막의 높낮이가 전체 금속막의 높낮이에 영향을 미치지 않게 증착하는 것이 중요하다.Thereafter, as illustrated in FIG. 2B, a metal film layer (Ti / TiN / Al / Ti / TiN) 203 is deposited on the insulating film 201 where the pattern is completed. Accordingly, the metal film layer 203 is formed while filling the height of the insulating film. At this time, it is important to deposit so that the height of the insulating film does not affect the height of the entire metal film.
금속막의 마스크 작업을 한 후 식각을 하는데 이 때, 하기 도 2c 에 도시한 바와 같이 패턴이 조밀한 지역에는 금속막이 남아 있게 된다. 이를 제거하기 위한 추가 식각공정이 필요하다.After etching the metal film, the metal film is etched. At this time, the metal film remains in a region where the pattern is dense as shown in FIG. 2C. An additional etching process is needed to remove this.
하기 도 2d 에 도시된 바와 같이 금속막 배선의 바텀부분이 형성되어 있기 때문에 충분한 과도식각 과정이 필요하지 않으며, 주요 식각 단계의 조건으로 추가식각을 진행하면서 식각속도가 빠른 지역에서는 절연막에 의하여 식각이 정지되는 동안에 식각속도가 느린 지역의 금속막층의 식각이 완료되도록 한다. 이 때 미스얼라인(Misalign)된 플러그(102) 부분은 절연막에 의하여 보호되기 때문에 손상이 없게 된다.As shown in FIG. 2D, since the bottom portion of the metal film wiring is formed, a sufficient transient etching process is not necessary. In the region where the etching speed is high while additional etching is performed as a condition of the main etching step, the etching is performed by the insulating layer. During the stop, the etching of the metal layer in the region where the etching speed is slow is completed. At this time, since the misaligned plug 102 is protected by an insulating film, there is no damage.
상기과정에 있어서 금속막(203) 증착공정 이전에 얇은 두께의 절연막(201)을 형성시키는 방법으로서 절연막(201) 증착 후 금속막 배선의 패턴에 대하여 네가티브로 마스크(202) 작업을 한 후 절연막을 식각하는 방법을 사용할 경우에는 절연막WF6)의 반응에 의하여 식각되게 되는 문제점이 발생한다.In the above process, a thin film insulating film 201 is formed before the metal film 203 deposition process. After the insulating film 201 is deposited, the mask 202 is negatively applied to the pattern of the metal film wiring. In the case of using the etching method, there is a problem of being etched by the reaction of the insulating film WF 6 ).
따라서 본 발명에서는 절연막을 식각하여 형성하는 방법 이외에 감광막의 실릴화 반응을 이용하여 절연막을 형성하는 방법을 제공하고자 한다. 이 때 감광막의 실릴화 반응의 구조를 하기 화학식 1에 나타내었다.Accordingly, the present invention provides a method of forming an insulating film using a silylation reaction of the photosensitive film in addition to the method of etching the insulating film. At this time, the structure of the silylation reaction of the photosensitive film is shown in the following formula (1).
상기 화학식에서 감광막이 빛을 받게 되면, 구조의 일부분이 파괴 되는데 이 때 실리콘 그룹과의 반응을 유도하여 확산 반응을 시킨 후 O2플라즈마 처리를 하게 되면 탄소계열은 CO 또는 CO2로, 수소계열은 H2O 로 제거되고 실리콘 그룹은 산화되어 SiO2가 형성된다. 이 때 실리콘 그룹으로서 보통 반응원으로 사용되는 물질로는 HMDS(HexaMethylDiSilazane), TMDS(TetraMethylDiSilazane),B(DMA)MS(BisDiMethylAminoMethylSilane) 등이 있으며 이들을 기체 또는 액체 상태로 사용하는 것이 바람직하다.When the photoresist film receives the light in the above formula, a part of the structure is destroyed. At this time, the reaction with the silicon group causes the diffusion reaction and the O 2 plasma treatment. The carbon series is CO or CO 2 , and the hydrogen series is H 2 O is removed and the silicon group is oxidized to form SiO 2 . At this time, as a silicon group, a material commonly used as a reaction source includes HMDS (HexaMethylDiSilazane), TMDS (TetraMethylDiSilazane), B (DMA) MS (BisDiMethylAminoMethylSilane), and the like.
실릴화 반응을 이용하여 본 발명을 진행하는 경우에 대한 바람직한 실시예를 첨부한 도면을 참조하여 자세히 살펴 보기로 한다. 첨부한 하기 도 3a 내지 도 3e 는 실릴화 반응을 이용하여 본 발명을 진행하는 경우에 대한 바람직한 실시예의 전체적인 공정흐름도를 나타낸 것이다.With reference to the accompanying drawings, a preferred embodiment for the case of proceeding with the present invention using the silylation reaction will be described in detail. 3a to 3e below show the overall process flow diagram of a preferred embodiment for the case of proceeding with the present invention using the silylation reaction.
우선 도 3a 에서와 같이 감광막(301)을 얇게 코팅한 후 금속막 배선의 패턴을 위한 레티클(202)을 이용하여 노광한다. 이 때 감광막의 두께는 상기 절연막 두께의 설정 기준과 동일하게 한다. 이 후 도 3B 와 같이 HMDS등의 기체 분위기(302)하에서 베이킹 하면서 빛을 받아 구조의 일부분이 파괴된 감광막(301)에 실리콘 그룹이 확산반응하도록 한다. 베이킹시의 조건은 150℃이하로 하는 것이 바람직하며, 실리콘 그룹의 확산이 충분히 일어나도록 확산계수 및 감광막의 두께를 고려하여 결정한다.First, as illustrated in FIG. 3A, the photosensitive film 301 is coated with a thin layer and then exposed using a reticle 202 for the pattern of the metal film wiring. At this time, the thickness of the photosensitive film is the same as the reference for setting the thickness of the insulating film. Thereafter, as shown in FIG. 3B, the silicon group diffuses to the photoresist film 301 in which part of the structure is destroyed while baking under a gas atmosphere 302 such as HMDS. The baking condition is preferably 150 ° C. or less, and is determined in consideration of the diffusion coefficient and the thickness of the photosensitive film so as to sufficiently diffuse the silicon group.
감광막의 실릴화반응이 완결된 후 O2플라즈마(303)를 이용하여 감광막 내의 탄소 및 수소를 제거하고 실리콘 그룹을 산화시킨다. 이 때 산소 플라즈마의 처리 조건은 감광막의 경화를 방지하고 플라즈마에 의한 손상을 최소화 하면서도 탄소 및 수소의 제거가 빠르도록 소스파워 1000 ~ 1200 W, 압력은 130 ~ 160 mT, O22300 ~ 2600 sccm, N2100 ~ 130 sccm, 일렉트로드 온도 40℃ 로 설정하는 것이 적합하다.After the silylation of the photoresist film is completed, carbon and hydrogen in the photoresist film are removed using an O 2 plasma 303 to oxidize the silicon group. At this time, the processing conditions of oxygen plasma prevent the hardening of the photoresist film and minimize the damage by plasma, while the source power is 1000 ~ 1200 W, the pressure is 130 ~ 160 mT, O 2 2300 ~ 2600 sccm, It is suitable to set N 2 100 to 130 sccm and the electrode temperature 40 ° C.
이에 따라 감광막은 모두 제거되고 실리콘 그룹은 산화되어 실리콘 산화막(304)을 형성하게 된다. 이러한 방법에 의하여 금속층간 절연막(101)이나 텅스텐플러그(102)의 손상없이 절연막(304)의 형성을 완료할 수 있다. 이후 하기 도 3D 와 같이 형성된 절연막(304)의 상부에 금속막(103)을 증착하고 금속막 마스크 작업을 완료한다. 금속막 증착시 주의할 점은 비록 절연막의 두께가 금속막 두께의 20% 이내라서 절연막의 높낮이에 의한 금속막의 높낮이의 변화가 크지 않더라도 증착 온도 및 압력, 시간등을 최대한 고려하여 금속막의 높낮이 차가 생기지 않도록 해야 한다.Accordingly, all of the photoresist film is removed and the silicon group is oxidized to form the silicon oxide film 304. In this manner, formation of the insulating film 304 can be completed without damaging the interlayer insulating film 101 or the tungsten plug 102. Thereafter, the metal film 103 is deposited on the insulating film 304 formed as shown in FIG. 3D to complete the metal film mask work. Be careful when depositing a metal film. Although the thickness of the insulating film is within 20% of the thickness of the metal film, even if the change of the height of the metal film is not large due to the height of the insulating film, the difference of the height of the metal film may not be generated considering the deposition temperature, pressure, and time. It should not be.
식각공정은 감광막과의 선택비 및 프로파일의 안정성을 고려하여 Cl2/BCl3의 조합, 소스 파워, 바이어스 파워, 압력등의 조건을 결정해야 하며, 소스파워 1000 ~ 1200 W, 바이어스 파워 100 ~ 110 W, 압력은 9 ~ 11 mT, Cl280 ~ 100 sccm, BCl340 ~ 50 sccm, N210 sccm, 일렉트로드 온도 30 ~ 50 ℃ 로 하는 것이 적합하다.The etching process should determine the conditions such as Cl 2 / BCl 3 combination, source power, bias power and pressure in consideration of selectivity with the photoresist and stability of the profile.Source power 1000 ~ 1200 W, bias power 100 ~ 110 W, the pressure is preferably from 9 to 11 mT, Cl 2 80 to 100 sccm, BCl 3 40 to 50 sccm, N 2 10 sccm, the electrode rod temperature 30 ~ 50 ℃.
식각의 종료시점은 파장 396.4nm의 알루미늄 이미션 인텐시티(emission intensity)를 모니터하면서 초기 10초 동안의 인텐시티의 평균값에 대하여 70% 이하로 감소할 때로 하는 것이 적합하다. 이 시점까지 식각을 하게 되면 식각속도가 빠른 지역에서는 금속막 식각이 완료된 상태이고 식각이 느린 지역에는 금속막이 남아 있게 되는데 남아 있는 금속막을 제거하기 위하여 상기 식각조건에서 20 ~ 30% 추가 식각을 하는 것이 바람직하다.The end point of the etching is preferably set to decrease below 70% with respect to the average value of the intensities during the initial 10 seconds while monitoring the aluminum emission intensity of wavelength 396.4 nm. When etching up to this point, the metal film is completely etched in the region where the etching speed is high and the metal film remains in the region where the etching rate is slow. To remove the remaining metal film, 20 to 30% additional etching is performed under the above etching conditions. desirable.
이후 하기 도 3e 는 식각이 완료된 후의 도면을 도시한 것으로 과도 식각단계 없이도 금속막 식각속도의 불균형을 해소할 수 있음을 볼 수 있다. 또한 금속성 잔유물에 의한 금속간의 브릿지 및 미스얼라인 된 하부 플러그의 손상도 막을 수 있음을 알 수 있다.3E is a view after the etching is completed, it can be seen that the imbalance of the etching speed of the metal film can be solved without the excessive etching step. In addition, it can be seen that damage to the bridge between metals and the misaligned lower plug due to metallic residues can be prevented.
상기한 바와 같이 본 발명에 따른 금속배선의 형성방법에 의하여 금속 배선의 식각공정에서의 식각속도 불균형을 과도 식각단계 없이 해소할 수 있으며 높은 이온의 에너지를 이용하는 과도 식각단계가 없어짐에 따라 공정진행 도중 발생할 수 있는 데미지를 줄일 수 있다.As described above, the etching rate imbalance in the etching process of the metal wiring can be eliminated without the excessive etching step by the method of forming the metal wiring according to the present invention. It can reduce the damage that can occur.
또한 본 발명에 따른 금속 배선의 형성방법에 의하여 금속막 식각의 불균형을 해소할 수 있고 금속성 잔유물에 의한 금속간의 브릿지의 발생을 억제할 수 있고 제조수율도 높일 수 있다.In addition, according to the method for forming a metal wiring according to the present invention, the imbalance of metal film etching can be solved, and the occurrence of bridges between metals due to metallic residues can be suppressed, and production yield can be improved.
또한 오버랩 마진의 부족에 따른 하부 플러그와의 미스얼라인이 발생하여도 플러그의 손상없이 금속 식각 공정을 완료할 수 있고 그 결과 전류 흐름의 신뢰성을 확보할 수 있다.In addition, even if a misalignment with the lower plug occurs due to the lack of overlap margin, the metal etching process can be completed without damaging the plug, thereby ensuring the reliability of current flow.
또한 하부 절연막의 단차 발생이 없기 때문에 이후 절연막의 증착공정을 단순화 할 수 있을 뿐 아니라 절연막 평탄화 공정의 효율을 높일 수 있으며 이후 공정에서의 절연막의 평탄화 균일도를 좋게 하기 때문에 소자의 절연특성을 균일하게 할 뿐만아니라 수율도 높일 수 있다.In addition, since there is no step difference of the lower insulating film, the deposition process of the insulating film can be simplified, and the efficiency of the insulating film flattening process can be improved. In addition, the yield can be increased.
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