KR100394501B1 - 층간 절연막의 형성 방법 및 형성 장치, 및 반도체 장치 - Google Patents

층간 절연막의 형성 방법 및 형성 장치, 및 반도체 장치 Download PDF

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KR100394501B1
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Abstract

본 발명은 기판 상에 하지 절연막(105)을 형성하고; Si-C-O-H 화합물, 산화성 가스 및 B(붕소) 함유 화합물을 포함하는 소스 가스를 사용하여, 플라즈마 화학적 기상 증착법에 의해서, B(붕소), C(탄소) 및 H2O를 포함하는 막을 상기 하지 절연막 상에 형성하고; 상기 막을 어닐링함으로써, 상기 막중의 C(탄소)와 H2O를 상기 막으로부터 방출함으로써 B(붕소) 함유의 다공성 SiO2막(107)을 형성하고; 상기 B(붕소) 함유의 다공성 SiO2막(107)을 H(수소)플라즈마 처리를 하고, 이어서, 커버 절연막(109)을 형성하는 공정으로 된 층간 절연막의 형성 방법이다.

Description

층간 절연막의 형성 방법 및 형성 장치, 및 반도체 장치{METHOD AND APPARATUS FOR FORMING AN INTERLAYER INSULATING FILM AND SEMICONDUCTOR DEVICE}
본 발명은 층간 절연막의 형성 방법에 관한 것이고, 보다 상세하게는 고집적화된 반도체 장치에 필요한 저유전율 층간 절연막의 형성 방법에 관한 것이다. 근년, 반도체 장치의 고집적화가 진행됨에 따라, 배선층 사이의 간격이 좁아지게 되었다. 이 때문에, 배선층 사이의 커패시턴스가 증가되므로, 저유전율의 층간 절연막이 요망되고 있었다.
근년, LSI 디바이스의 고집적화가 진행됨에 따라서, 배선층이 미세화, 다층화하고 있다. 또한 배선층 사이의 커패시턴스도 증대하고 있다. 이러한 커패시턴스의 증대는 동작 속도를 현저히 감소시켰다. 그러므로 이러한 점에 대한 개선 요구가 높아지고 있었다. 그 개선책의 하나로서, 배선층 사이의 커패시턴스를 감소시키는 방법이 검토되었다. 이 방법은 현재 층간 절연막으로서 사용되고 있는 SiO2보다도 유전율이 작은 층간 절연막을 사용하는 것이다.
현재 검토되고 있는 저유전율 층간 절연막의 대표적인 것으로서, ① SiOF막, ② 유기계 저유전율 절연막이 있다. 이들 막에 대해서, 이하에 설명한다.
① SiOF막
SiOF막은 F를 포함한 소스 가스를 사용하여서, SiO2중의 Si-O결합의 일부를 Si-F결합으로 치환함으로써 형성된다. 이 SiOF막의 비유전율(relative dielectric constant)은 막중의 F의 농도가 증가함에 따라 단조롭게 감소한다.
SiOF막을 형성하는 방법으로서, 몇개의 방법이 보고되어 있다(월간 Semicondoctor World 1996년 2월호, P82 참조). 이들 방법 중에서 현재 가장 유망시되고 있는 것은 소스 가스로서 SiH4, O2, Ar 및 SiF4를 사용하여, 고밀도 플라즈마 CVD법(HDPCVD법)에 의해서 SiOF막을 형성하는 방법이다. 이 방법으로 형성된 SiOF막의 비유전율은 3.1~4.0(막중의 F농도에 의해 변함)이다. 이 값은 종래 층간 절연막으로서 사용되어 있는 SiO2의 비유전율 4.0보다도 작다.
② 유기계 저유전율 절연막
SiOF막에 비해 작은 유전율(3.0 이하)을 나타내는 절연막으로서, 유기계 저유전율 절연막이 주목되고 있다. 현재까지 보고되어 있는 유기계 저유전율 절연막의 몇 개와, 각각의 비유전율 및 그 열분해 온도(thermal decomposition temperature)를 표1에 나타낸다.
유기계 절연막 비유전율 열분해 온도(℃) 비고
불소계 수지 2.4 420 월간 Semicondoctor World1997년 2월호 p82
사이톱 2.1 400 월간 Semicondoctor World1996년 2월호 p90
비정형 텔론 1.9 400 월간 Semicondoctor World1996년 2월호 p91
그러나, 상기의 SiOF막은 막중의 F농도가 증가함에 따라 내흡습성(moisture absorption resistance)이 저하하는 결점이 있다. 내흡습성의 저하는 트랜지스터 특성이나 상부 배리어 금속층의 접착성에 영향을 미치기 때문에, 심각한 문제가 된다.
또, 상기의 유기계 저유전율 절연막은 Si 웨이퍼 또는 SiO2막과의 접착성이 불량하기 때문에 박리되기 쉽다. 또한 열분해 온도가 400℃ 전후이므로, 내열성이 나쁜 결점이 있다. 내열성이 나쁜 결점은 웨이퍼를 고온에서 어닐링할 때에 문제가 된다.
본 발명의 목적은 내흡습성 및 내열성이 우수하고 또한 저유전율을 갖는 층간 절연막의 형성 방법과, 이 층간 절연막을 사용한 반도체 장치와 이 층간 절연막을 형성하기 위한 반도체 제조 장치를 제공하는 것이다.
도1a~도1h는 본 발명의 제1 실시예에 관한 층간 절연막의 형성 방법에 대해서 나타낸 단면도.
도2a~도2m은 본 발명의 제2 실시예에 관한 층간 절연막의 형성 방법에 대해서 나타낸 단면도.
도3a~도3l은 본 발명의 제3 실시예 및 제4 실시예에 관한 층간 절연막의 형성 방법에 대해서 나타낸 단면도.
도4는 본 발명의 제3 실시예에 관한 층간 절연막의 형성 방법 및 본 발명의 제5 실시예에 관한 반도체 제조 장치에서의 Ar유량, TEOS유량, H2유량, O2유량 및 플라즈마의 시간 의존성에 대한 특성도.
도5는 본 발명의 제4 실시예에 관한 층간 절연막의 형성 방법 및 본 발명의 제5 실시예에 관한 반도체 제조 장치에서의 Ar유량, TEOS유량, H2유량, O2유량 및 플라즈마의 시간 의존성에 대한 특성도.
도6은 본 발명의 제5 실시예에 관한 반도체 제조 장치의 구성도.
본 발명에 따른 층간 절연막의 형성 방법에 의하면, 도1c에 예시하는 바와 같이, Si-C-O-H 화합물, O2및 B2H6을 포함하는 소스 가스(반응 가스)를 사용하여 화학적 기상법을 사용함으로써, 피형성체(기판) 상에 막을 형성한다. 이와 같이 하여 형성된 막중에는 B(붕소), C(탄소) 및 H2O가 포함된다. 본 발명자는 도1d에 예시하는 바와 같이 이 막을 O(산소)플라즈마를 사용하여 어닐링함으로써, 막중의 C(탄소)와 H2O가 막으로부터 방출되어, 막중에 다수의 공극이 형성되는 것을 발견하였다. 이에 따라, 기판 상에, B(붕소) 함유의 다공성 SiO2막을 형성할 수 있다. 또한, B(붕소), C(탄소) 및 H2O을 포함하는 막을 기판 상에 형성할 때, 막중에 포함되는 H2O가 기판에 침입할 수 있다. 이것을 하기의 방법으로 방지할 수 있다. 즉 도1b, 및 도2b에 예시하는 바와 같이, 기판 상에 하지 절연막(underlying insulating film)을 형성한 뒤, B(붕소), C(탄소) 및 H2O을 포함하는 막을 형성하면 좋다.
또, 본 발명자는 Si-C-O-H 화합물과 H2(수소)를 포함하는 소스 가스를 사용하여 플라즈마 강화 화학적 기상법에 의하여 C-O-H 중합체를 포함하는 막을 형성하고, 이어서 이 막을 O(산소)플라즈마를 사용하여 어닐링함으로써, 상기와 같이 다공성 SiO2막을 형성할 수 있음을 발견했다. 이 경우 막중에 포함되는 C-O-H 중합체가 O(산소)플라즈마에 의해 산화하여 막으로부터 방출되고, 그 결과 막중에 공극(void)이 형성된다.
또 본 발명자는 다음의 사항을 더욱 발견했다. C-O-H 중합체를 포함하는 막을 형성할 때, 소스 가스 중에 O2를 첨가함으로써, 막중에 더욱 큰 공극이 형성되며 또 막중의 SiO2함량이 증가하여 막이 안정됨을 발견했다.
또한, 이 C-O-H 중합체를 포함하는 막의 막 두께는 O(산소)플라즈마에 의한 산화가 충분히 행해질 정도의 두께를 갖는 것이 바람직하다. 그러므로, 본 발명자는 도3c에 예시하는 바와 같이, C-O-H 중합체를 포함하는 막의 형성과 O(산소)플라즈마에 의한 산화를 교호로 반복함으로써, 소망하는 막 두께의 다공성 SiO2막을 형성하는 방법을 발명했다.
한편, 상기와 같이하여 형성된 다공성 SiO2막은 막중에 공극이 다수 형성되어 있다. 그러므로, 공극이 없는 경우보다도 표면적이 크게 된다. 따라서 대기중의 수분을 흡착하기 쉽게 된다. 그러므로, 도1e, 도2e, 도3d 및 도3l에 예시하는 바와 같이, 이들 다공성 SiO2막에 대해서 H(수소)플라즈마 처리를 한다. 이 처리에 의해, 공극 표면의 Si-O 결합 중의 댕글링 본딩(dangling bonding)이 Si-H 결합으로 치환된다. 이 결과, 공극의 표면에 수분이 흡착되는 것을 막을 수 있다. 또한 도1h 및 도2m에 예시하는 바와 같이, 이 다공성 SiO2막 상에 커버 절연막을 형성함으로써 수분의 흡착을 더욱 막을 수 있다.
또, 본 발명에 따른 반도체 제조 장치는 도6에 예시하는 바와 같이, 소스 가스의 유량 조정 수단과 챔버에 인가하는 고주파 전력을 스위칭하는 스위칭 수단을 제어하는 제어 수단을 갖고 있다.
이 제어 수단에 의해서, 도4에 예시하는 바와 같이, 1개의 챔버에서 플라즈마 강화 화학적 기상법과 어닐링을 교호로 반복하여 할 수 있다. 즉, 도4에서, 시각 T1으로부터 T2 사이에는 소스 가스(H2, TEOS(tetra-ethyl-ortho-silicate) 및 Ar)가 챔버에 도입되고 고주파 전력이 인가되므로, 플라즈마 강화 화학적 기상 증착법이 행해진다. 그리고, 시각 T2로부터 T3 사이에는 고주파 전력이 인가되지 않는 챔버에 O2가 인가되므로, O2의 분위기 중에서 어닐링이 행해진다.
또한 도5에 예시하는 바와 같이, 이 제어 수단을 사용함으로써, 1개의 챔버에서 플라즈마 강화 화학적 기상 증착법과 플라즈마 분위기 중에서의 어닐링을 교호로 반복하여 할 수 있다. 즉, 도5에서, 시각 T1으로부터 T2 사이에는, 소스 가스(H2, TEOS, O2, Ar)가 챔버에 도입되고 고주파 전력이 인가됨으로써, 플라즈마 강화 화학적 기상 증착법이 행해진다. 시각 T2로부터 T3 사이에는 고주파 전력이 인가되어 있는 챔버에 O2만이 도입되므로, O2의 플라즈마 분위기 중에서 어닐링이 행해진다.
실시예
다음에 도면을 참조하면서, 본 발명의 실시예에 대해서 설명한다.
(1) 본 발명의 실시예에 관한 층간 절연막의 형성 방법에 대한 설명
(a) 제1 실시예
도1a~도1h는 제1 실시예를 설명하기 위한 단면도이다.
먼저, 도1a에 나타내는 바와 같이 실리콘 기판(101) 상에 BPSG(borophospho silicate glass)막(102)을 형성한다. 그리고, BPSG막(102) 상에 알루미늄막을 형성한 후, 이것을 패터닝하여 알루미늄 배선층(103)을 형성한다. 이 피형성체(기판)(104)는 이와 같이 형성된 실리콘 기판(101), BPSG막(102) 및 알루미늄 배선층(103)에 의해서 이루어진다.
다음에, 도1b에 나타내는 바와 같이, 기판(104) 상에 SiO2막(105)(하지 절연막)을 형성한다. 이 SiO2막(105)은 PECVD(plasma enhanced chemical vapor deposition)법에 의해 형성된다. 소스 가스로서 SiH4와 N2O을 사용한다. 이 SiO2막(105)의 막 두께는 100nm이다.
다음에, 도1c에 나타내는 바와 같이 SiO2막(105)(하지 절연막)의 위에 막 두께가 500nm이고, B(붕소)를 함유한 SiO2막(106)을 형성한다. B(붕소) 함유의 SiO2막(106)은 TEOS(Tetra-Ethyl-0rtho-Silicate), B2H6, O2, 및 Ar의 분위기 중에서, 실리콘 기판(101)을 100℃로 유지하면서, 주파수가 13.56MHz인 RF 전력을 인가하고, 압력 1Torr 하에서, CVD법(화학적 기상 증착법)에 의해 형성된다. 이렇게 형성된 B(붕소) 함유의 SiO2막(106)의 막중에는 B 외에도, C(탄소) 및 OH기가 포함되어 있다. 또한, 이 때의 소스 가스의 유량은 다음과 같다. 즉 TEOS 유량은 30sccm, B2H6유량은 30sccm, O2유량은 90sccm, Ar유량은 900sccm이다.
다음에 도1d에 나타내는 바와 같이, B(붕소) 함유의 SiO2막(106)에 대해 O(산소)플라즈마 처리를 한다. 이 때, B(붕소) 함유의 SiO2막(106)에 포함되어 있는 C(탄소) 및 OH기가 O(산소)플라즈마 중의 O 원자와 반응하다. 그러므로, C(탄소) 및 OH기가 CO2및 H2O로 되고, 이 CO2및 H2O는 막으로부터 방출된다. 그후, B(붕소) 함유의 SiO2막(106)의 막중에서 C(탄소) 및 OH기가 포함되어 있던 부분에 공극이 형성된다. 이 결과, B(붕소) 함유의 SiO2막(106)은 B(붕소) 함유의 다공성 SiO2막(107)이 된다.
계속해서, 도1e에 나타내는 바와 같이, B(붕소) 함유의 다공성 SiO2막(107)에 대해서 H(수소)플라즈마 처리를 한다. 이 처리에 의해서, 막중의 Si-O결합의 댕글링 본딩이 Si-H결합으로 치환되어, 막의 내흡습성이 향상된다.
다음에, 도1f에 나타내는 바와 같이, 이 B(붕소) 함유의 다공성 SiO2막(107)의 위에 SiO2막(108)을 형성한다. 이 SiO2막(108)은 표면을 평탄화하기 위해서 형성한다. 이 SiO2막(108)은 소스 가스로서 TEOS와 O3을 사용하는 CVD법에 의해 형성된다. 이 때 사용되는 O3의 농도는 TEOS를 산화하는데 충분한 농도이다. 그 때문에, SiO2막(108)은 유동성을 갖는 SiO2막이 된다.
다음에 도1g에 나타내는 바와 같이, SiO2막(108)을 에칭함으로써, 그 표면을 평탄화한다. 이 때, 먼저 형성된 SiO2막(105)(하지 절연막)의 일부 및 B(붕소) 함유의 다공성 SiO2막(107)의 일부가 에칭에 의해 제거된다. 에칭에 의한 평탄화는 알루미늄 배선층의 볼록부(103a) 상에 형성된 SiO2막(105)이 완전히 제거되지 않을 정도로 행한다.
다음에 도1h에 나타내는 바와 같이, 평탄화된 표면 상에 SiO2막(109)(커버 절연막)을 형성한다. 이 SiO2막(109)은 PECVD법에 의해 형성된다. 소스 가스로서 SiH4와 N2O을 사용한다. 이 SiO2막(109)의 막 두께는 100nm이다.
이상과 같이 형성된 SiO2막(105)(하지 절연막), SiO2막(108), SiO2막(109)(커버 절연막) 및 B(붕소) 함유의 다공성 SiO2막(107)에 의해서, 기판(104) 상에 내열성, 내흡습성이 우수하고 저유전율의 층간 절연막이 형성되게 된다. 즉, B(붕소) 함유의 SiO2막(107)이 다공성이어서, 이 SiO2막의 유전율은 2.0~3.0이 된다. 이 유전율은 다공성을 갖지 않는 통상의 SiO2막의 유전율 4.0보다도 작다. 또, B(붕소) 함유의 다공성 SiO2막(107)의 상부에 통상의 SiO2막(109)이 형성되어 있다. 그러므로 이것은 B(붕소) 함유의 SiO2막(107)의 내부에 수분이 침입되는 것을 막을 수 있다. 또한 SiO2막(105,108,109) 및 B(붕소) 함유의 다공성 SiO2막(107)은 유기 절연막에 비해 내열성이 좋다.
상기 실시예에는 TEOS(Tetra-Ethyl-Ortho-Silicate)가 Si-C-O-H 화합물로 사용되었지만, 트리-메톡시-실란(Si(OCH3)3) 등을 사용할 수 있다. 즉 일반식 Si(OR)nH4-n(R=CH3C2H5, n=1~3)을 Si-C-O-H 화합물로 사용할 수 있다. 이는 하기의 실시예에도 같다.
(b) 제2 실시예
제2 실시예는 제1 실시예를 다마신(damascene) 프로세스에 적용한 것이다.
도2a~도2m은 제2 실시예를 설명하기 위한 단면도이다.
먼저, 도2a에 나타내는 바와 같이, 실리콘 기판(201)상에 BPSG(borophosphosilicate glass)막(202)을 형성한다. BPSG막(202) 상에 알루미늄층을 형성한 후 이 알루미늄층을 패터닝함으로써, 알루미늄 배선층(203)을 형성한다. 이 피형성체(기판)(204)는 실리콘 기판(201), BPSG막(202) 및 알루미늄 배선층(203)으로 이루어진다.
다음에, 도2b에 나타내는 바와 같이, 알루미늄 배선층(203)의 위에 막 두께가 100nm인 SiO2막(205)(하지 절연막)을 형성한다. 이 SiO2막(205)은 PECVD법(플라즈마 강화 화학적 기상 증착법)에 의해 형성되며, 소스 가스로서 SiH4와 N2O을 사용한다.
다음에, 도2c에 나타내는 바와 같이 SiO2막(205)(하지 절연막)의 위에 막 두께가 500nm이고 B(붕소)를 함유하는 SiO2막(206)을 형성한다. B(붕소) 함유의 SiO2막(206)은 TEOS(Tetra-Ethyl-0rtho-Silicate), B2H6, O2및 Ar의 분위기 중에서, 실리콘 기판(201)을 100℃로 유지하면서, 주파수가 13.56MHz인 RF 전력과 주파수가 400KHz인 RF 전력을 인가하고, 압력이 1Torr의 하에서, CVD법(화학적 기상 증착법)에 의해 형성된다. 이와 같이 하여 형성된 B(붕소) 함유의 SiO2막(206)중에는 B 외에, C(탄소) 및 OH기가 포함되어 있다.
다음에, 도2d에 나타내는 바와 같이, B(붕소) 함유의 SiO2막(206)에 대해서, 실리콘 기판(201)을 400℃로 승온한 뒤 O(산소)플라즈마 처리를 한다. 이 때, B(붕소) 함유의 SiO2막(206)중에 포함되어 있는 C(탄소) 및 OH기가 O(산소)플라즈마 중의 O 원자와 반응하여 CO2및 H2O가 되고, 이 CO2및 H2O가 막으로부터 방출된다. 그후, B(붕소) 함유의 SiO2막(206)의 막중에서 C(탄소) 및 OH기가 포함되어 있던 부분에 공극이 형성된다. 이 결과, B(붕소) 함유의 SiO2막(206)은 B(붕소) 함유의 다공성 SiO2막(207)이 된다.
계속해서 도2e에 나타내는 바와 같이, B(붕소) 함유의 다공성 SiO2막(207)에 대해서 H(수소)플라즈마 처리를 한다. 이 처리에 의해서, 막중의 Si-O결합의 댕글링 본딩이 Si-H결합으로 치환되어 막의 내흡습성이 향상되게 된다.
다음에, 도2f에 나타내는 바와 같이, SiO2막(205)(하지 절연막) 및 B(붕소) 함유의 다공성 SiO2막(207)을 패터닝에 의해 오픈함으로써, 다마신 트렌치(208)를 형성한다. 이 다마신 트렌치(208)는 SiO2막(205)의 하부에 형성되어 있는 알루미늄 배선층(203)과 통하고 있다.
다음에, 도2g에 나타내는 바와 같이, B(붕소) 함유의 다공성 SiO2막(207)의 상부 및 다마신 트렌치(208)의 측부와 하부에 SiO2막(209)(제1 절연막)을 형성한다. 이 SiO2막(209)은 PECVD법(플라즈마 강화 화학적 기상 증착법)에 의해 형성된다. 다마신 트렌치(208)의 측부에 형성되는 SiO2막(209)에 의해서, 후에 다마신 트렌치(208)의 내부에 매립되는 Cu가 B(붕소) 함유의 다공성 SiO2막(207)의 내부로 확산하는 것을 막을 수 있다.
다음에, 도2h에 나타내는 바와 같이, SiO2막(209)(제1 절연막)을 이방적으로 에칭한다. 이에 따라서, SiO2막(209)은 다마신 트렌치(208)의 측부를 제외하고는 제거된다. 다마신 트렌치(208)의 하부에, 알루미늄 배선층(203)과 통하는 컨택트 홀이 형성된다.
계속해서, 도2i에 나타내는 바와 같이 다마신 트렌치(208)의 내부 및 B(붕소) 함유의 다공성 SiO2막(207)의 상부에 Cu도금막(210)을 형성한다. 다마신 트렌치(208)의 내부에 형성되는 Cu도금막(210)은 Cu배선으로 사용된다.
다음에, 도2j에 나타내는 바와 같이, B(붕소) 함유의 다공성 SiO2막(207)의 상부에 형성된 Cu도금막(210)을 CMP(화학적 기계 연마)법에 의해 연마하여 제거한다. 이에 따라서, 다마신 트렌치(208)의 내부에만 Cu도금막이 남게 된다.
다음에, 도2k에 나타내는 바와 같이, 다마신 트렌치(208) 상부에 배리어 메탈용의 TiN막(211)을 형성한다. 이 TiN막(211)은 다마신 트렌치(208)의 내부의 Cu가 후에 다마신 트렌치(208)의 상부에 형성되는 SiO2막 중으로 확산하는 것을 막을 수 있다.
다음에, 도2l에 나타내는 바와 같이, 패터닝에 의해서, 다마신 트렌치(208)의 상부에 형성된 TiN막(211a)을 남기고, 다른 부분에 형성된 TiN막(211)을 에칭하여 제거한다.
계속해서, 도2m에 나타내는 바와 같이, B(붕소) 함유의 SiO2막(207) 및 TiN막(211a)의 상부에 SiO2막(212)(커버 절연막)을 형성한다. 이 SiO2막(212)은 PECVD법에 의해 형성되며, 소스 가스로서 SiH4와 N2O를 사용한다.
이상에 의해서, 기판(204)의 위에 내열성 및 내흡습성이 양호하고 저유전율인 층간 절연막이 형성된다. 즉, B(붕소) 함유의 SiO2막(207)이 다공성이기 때문에, SiO2막(207)의 유전율은 통상의 B함유의 SiO2막(BSG막)보다도 작게 된다. 또 B(붕소) 함유의 다공성 SiO2막(207)의 상부에 통상의 SiO2막(212)(커버 절연막)이 형성된다. 그러므로 다공성 SiO2막(207)의 내부로 수분이 침입하는 것을 막을 수 있다. 또한 B(붕소) 함유의 다공성 SiO2막(207)은 유기 절연막에 비해 내열성이 좋다.
(c) 제3 실시예
도3a~도3l은 제3 실시예를 설명하기 위한 단면도이다. 도4는 제3 실시예에서의 H2유량, TEOS유량, O2유량, Ar유량 및 플라즈마의 시간 의존성을 나타내는 그래프이다.
먼저, 도3a에 나타내는 바와 같이 실리콘 기판(301) 상에 BPSG(borophospho silicate glass)막(302)을 형성한다. BPSG막(302) 상에 알루미늄층을 형성한 뒤, 이 알루미늄층을 패터닝함으로써, 알루미늄 배선층(303)을 형성한다. 이 기판(304)은 실리콘 기판(301), BPSG막(302) 및 알루미늄 배선층(303)으로 이루어진다.
다음에 3b에 나타내는 바와 같이 알루미늄 배선층(303)의 위에 SiO2막(305)(하지 절연막)을 형성한다. 이 SiO2막(305)은 PECVD법(플라즈마 강화 화학적 기상 증착법)에 의해 형성되며, 소스 가스로서 SiH4와 N2O를 사용한다.
다음에, 도3c에 나타내는 바와 같이 SiO2막(305)(하지 절연막)의 위에, 다공성 SiO2막(306)을 형성한다. 이 다공성 SiO2막(306)은 실리콘 기판(301)을 350℃로 유지하면서, 유량이 도4에 나타내는 바와 같이 경시적으로 변화하는 TEOS, H2, Ar 및 O2의 분위기 중에서, 도4에 나타내는 바와 같이 경시적으로 변화하는 플라즈마를 사용함으로써 형성된다. 도4 중의 시각 T1으로부터 T2 사이에는 TEOS와 H2의 분위기 중에서 플라즈마가 발생되어서, PECVD(플라즈마 강화 화학적 기상 증착법)의 프로세스가 행해진다. 이 때의 압력은 1.0Torr이다. 이 때 형성되는 막중에는 C-O-H 중합체가 다수 포함되고 다수의 SiO2의 그물 구조가 형성된다. 또, 동일 도면 중의 시각 T2로부터 T3 사이에는 플라즈마가 발생되지 않고, O2의 분위기 중에서 어닐링이 행해진다. 이 때의 압력은 0.1Torr이다. 이 어닐링에 의해서, 시각 T1으로부터 T2 사이에 형성된 막중에 포함되는 C-O-H 중합체가 O2에 의해 산화되어, 막으로부터 방출된다. 그 때문에, 막중에는 SiO2의 그물 구조만이 남아서, 다수의 공극이 형성된다. 또한, C-O-H 중합체의 산화를 충분히 하기 위해서는 시각 T1과 T2의 간격을 충분히 작게 하여, C-O-H 중합체를 포함하는 막의 두께를 충분히 작게 하는 것이 바람직하다.
이상과 같은 TEOS, H2, 및 Ar의 분위기 중에서의 PECVD와 O2의 분위기 중에서의 어닐링을 반복함으로써, 다공성 SiO2막(306)이 형성된다.
또한, 본 실시예에서, 플라즈마를 발생시키기 위한 RF 전력으로는 주파수가 13.56MHz인 RF 전력과 주파수가 400KHz인 RF 전력을 사용한다. 이 각각의 RF 전력은 각각 300W와 50W이다. 그리고, 도4에서 T1=5초, T2=10초 및 T3=15초이다.
다음에, 도3d에 나타내는 바와 같이, 다공성 SiO2막(306)에 대하여 H(수소)플라즈마 처리를 한다. 이 처리에 의하여, 공극 표면의 Si-O결합 중의 댕글링 본딩이 Si-H결합으로 치환되어 막의 내흡습성이 향상된다.
계속해서, 도3e에 나타내는 바와 같이, SiO2막(305)(하지 절연막) 및 다공성 SiO2막(306)을 패터닝에 의해 오픈함으로써, 다마신 트렌치(307)을 형성한다. 이 다마신 트렌치(307)는 SiO2막(305)의 하부에 형성되어 있는 알루미늄 배선층(303)까지 통하고 있다.
다음에, 도3f에 나타내는 바와 같이 다공성 SiO2막(306)의 상부 및 다마신 트렌치(307)의 측부와 하부에, 배리어 메탈용의 TiN막(308)을 형성한다. 이 TiN막(308)은 후에 다마신 트렌치(307)의 내부에 형성되는 Cu도금막이 다마신 트렌치(307)의 주위로 확산하는 것을 막을 수 있다.
다음에, 도3g에 나타내는 바와 같이, TiN막(308) 상에 Cu시드층(309)을 형성한다. 이 Cu시드층(309)은 그 상부에 Cu도금막을 형성할 때에, 전류를 공급하기 위한 도전층으로 사용된다.
다음에, 도3h에 나타내는 바와 같이, Cu시드층(309)의 상부에 Cu도금막(310)을 형성한고, 다마신 트렌치(307)에 Cu을 매립한다.
계속해서, 도3i에 나타내는 바와 같이, 다공성 SiO2막(306)의 상부에 형성된 TiN막(308), Cu시드층(309) 및 Cu도금막(310)을 CMP법(화학적 기계연마법)에 의해 연마하여 제거한다. 이렇게 하여 다마신 트렌치(307)의 내부에만 Cu도금막이 남게 된다.
다음에, 도3j에 나타내는 바와 같이, CMP법에 의해 연마된 Cu도금막(310)의 상부에, Cu의 산화를 방지하기 위한 SiN막(311)을 형성한다. Cu는 Al에 비해 산화되기 쉽기 때문에, CMP법에 의한 연마 후에, 가능한 한 빠르게 SiN막 같은 산화 방지막을 형성하는 것이 바람직하다.
다음에, 도3k에 나타내는 바와 같이, SiN막(311)의 상부에 다공성 SiO2막(312)을 형성한다. 이 다공성 SiO2막(312)은 이미 형성한 다공성 SiO2막(306)과 같은 방법으로 형성된다. 즉, 실리콘 기판(301)을 350℃로 유지하면서, 유량이 도4와 같이 경시적으로 변화하는 TEOS, H2, Ar 및 O2의 분위기 중에서, 도4와 같이 경시적으로 변화하는 플라즈마를 사용함으로써 형성된다. 이 때 사용하는 RF 전력의 주파수는 13.56MHz와 400KHz이고, 전력은 각각 300W와 50W이다. 그리고, 도4에서 T1=5초, T2=10초, T3=15초이다.
다음에, 도3l에 나타내는 바와 같이, 다공성 SiO2막(312)에 대해서 H(수소)플라즈마 처리를 한다. 이 처리에 의하여, 공극 표면의 Si-O결합 중의 댕글링 본딩이 Si-H결합으로 치환되어 막의 내흡습성이 향상되게 된다.
이상에 의해서, 기판(304)의 위에 내열성 및 내흡습성이 양호하고 저유전율의 층간 절연막이 형성되게 된다. 즉, SiO2막(306,312)이 다공성이므로, 이 막의 유전율은 2.0~3.0이다. 이 유전율은 다공성을 갖지 않는 통상의 SiO2막보다도 작은 값이다. 또, 다공성 SiO2막(306,312)에 대해서 H(수소)플라즈마 처리를 하기 때문에, 막의 내흡습성이 향상된다. 또한 다공성 SiO2막(306,312)은 유기 절연막에 비해 내열성이 좋다.
(d) 제4 실시예
제4 실시예는 제3 실시예와 비교하여, 다공성 SiO2막을 형성하는 방법만이 다르다.
도3a~도3l은 제4 실시예를 설명하기 위한 단면도이다. 또, 도5은 제4 실시예에서의 H2유량, TEOS유량, O2유량, Ar유량 및 플라즈마의 시간 의존성을 나타내는 그래프이다.
먼저, 도3a에 나타내는 바와 같이 실리콘 기판(301)상에 BPSG(borophospho silicate glass)막(302)을 형성한다. 이 BPSG(borophospho silicate glass)막(302) 상에 알루미늄층을 형성하고 이어서 이 알루미늄층을 패터닝함으로써, 알루미늄 배선층(303)을 형성한다. 이 기판(304)은 실리콘 기판(301), BPSG막(302) 및 알루미늄 배선층(303)으로 이루어진다.
다음에, 도3b에 나타내는 바와 같이 알루미늄 배선층(303)의 위에 SiO2막 (305)(하지 절연막)을 형성한다. 이 SiO2막(305)은 PECVD법(플라즈마 강화 화학적 기상 증착법)에 의해 형성되고, 소스 가스로서 SiH4와 N2O을 사용한다.
다음에, 도3c에 나타내는 바와 같이, SiO2막(305)(하지 절연막)의 위에 다공성 SiO2막(306)을 형성한다. 이 다공성 SiO2막(306)은 실리콘 기판(301)을 350℃로 유지하면서, 유량이 도5와 같이 경시적으로 변화하는 TEOS, H2, Ar 및 O2의 분위기 중에서, 도5와 같이 경시적으로 변화하는 플라즈마를 사용함으로써 형성된다.
이 제4 실시예가 제3 실시예와 다른 점은 제3 실시예와 비교하여, 플라즈마가 경시적으로 변화하지 않고, 막 형성 중에 일정한 강도의 플라즈마가 발생되는 점과, 막 형성 중에 O2가 TEOS, H2및 Ar의 분위기 중에 첨가되는 점이다.
도5 중의 시각 T1으로부터 T2 사이에서는 TEOS, H2, Ar 및 O2의 분위기 중에서, 플라즈마 강화 CVD(화학적 기상 증착법)의 프로세스가 행해진다. 이 때의 압력은 1.0Torr이다. 이 때 형성되는 막중에는 C-O-H 중합체가 다수 포함된다. 이 때, 분위기 중에 첨가된 O2에 의해서, 제3 실시예와 비교하여 막중의 SiO2성분의 비율이 많게 되어, 막의 안정성이 향상된다. 그리고, OH에 의한 분해 반응에 의해서, 더욱 큰 SiO2의 그물 구조를 형성할 수 있다.
또, 동일 도면 중의 시각 T2으로부터 T3 사이에서는 O2의 플라즈마 분위기 중에서 어닐링이 행해진다. 이 때의 압력은 0.1Torr이다. 이와 같이 O2의 플라즈마 분위기 중에서 어닐링하면, 제3 실시예와 같이 O2의 분위기 중에서 어닐링하는 것보다도, 막중 가스의 누출이 향상된다. 이 어닐링에 의해서, 시각 T1으로부터 T2 사이에 형성된 막에 포함되는 C-O-H 중합체가 O2에 의해 산화되어, 막으로부터 방출된다. 그 때문에, 막중에는 SiO2의 그물 구조만이 남아서, 다수의 공극이 형성된다. 이 때 형성되는 공극의 크기는 제3 실시예의 그것에 비해서 크게 된다. 또한, C-O-H 중합체의 산화를 충분히 하기 위해서는 시각 T2와 T1의 간격을 충분히 작게 함으로써, C-O-H 중합체를 포함하는 막의 두께를 충분히 얇게 하는 것이 바람직하다.
이상 같은 TEOS, H2, Ar 및 O2의 분위기 중에서의 플라즈마 PECVD와, O2의 플라즈마 분위기 중에서의 어닐링을 반복함으로써, 다공성 SiO2막(306)이 형성된다.
또한, 본 실시예에서, 플라즈마를 발생시키기 위해서 사용하는 RF전력의 주파수는 13.56MHz와 400KHZ이고, 전력은 각각 300W와 50W이다. 그리고, 도5에서 T1=5초, T2=10초, T3=15초이다.
다음에, 도3d에 나타내는 바와 같이, 다공성 SiO2막(306)에 대하여 H(수소)플라즈마 처리를 한다. 이 처리에 의하여, 공극의 표면의 Si-O결합 중의 댕글링 본딩이 Si-H결합으로 치환되어, 막의 내흡습성이 향상된다.
계속해서 도3e에 나타내는 바와 같이, SiO2막(305)(하지 절연막) 및 다공성 SiO2막(306)을 패터닝에 의해 오픈함으로써, 다마신 트렌치(307)를 형성한다. 이 다마신 트렌치(307)는 SiO2막(305)의 하부에 형성되어 있는 알루미늄 배선층(303)과 통하고 있다.
다음에, 도3f에 나타내는 바와 같이, 다공성 SiO2막(306)의 상부 및 다마신 트렌치(307)의 측부와 하부에, 배리어 메탈용의 TiN막(308)을 형성한다. 이 TiN막(308)은 후에 다마신 트렌치(307)의 내부에 형성되는 Cu도금막이 다마신 트렌치(307)의 주위에 확산하는 것을 막을 수 있다.
계속해서, 도3g에 나타내는 바와 같이, TiN막(308) 상에 Cu시드층(309)을 형성한다. 이 Cu시드층(309)은 그 상부에 Cu도금막을 형성할 때에, 전류를 공급하기 위한 도전층이 된다.
다음에 도3h에 나타내는 바와 같이, Cu시드층(309)의 상부에 Cu도금막(310)을 형성하여, 다마신 트렌치(307)에 Cu을 매립한다.
계속하여, 도3i에 나타내는 바와 같이, 다공성 SiO2막(306)의 상부에 형성된 TiN막(308), Cu시드층(309) 및 Cu도금막(310)을 CMP법(화학적 기계연마법)에 의해 연마하여 제거한다. 그러므로, 다마신 트렌치(307)의 내부에만 Cu도금막이 남게 된다.
다음에, 도3j에 나타내는 바와 같이, CMP법에 의해 연마된 Cu도금막(310)의 상부에, Cu의 산화를 방지하기 위한 SiN막(311)을 형성한다. Cu는 Al에 비해 산화되기 쉽기 때문에, CMP법에 의한 연마 후에, 가능한 한 빨리 SiN막 같은 산화 방지막을 형성하는 것이 바람직하다.
다음에, 도3k에 나타내는 바와 같이, SiN막(311)의 상부에 다공성 SiO2막(312)을 형성한다. 이 다공성 SiO2막(312)은 이미 형성한 다공성 SiO2막(306)과 같은 방법으로 형성된다. 즉, 실리콘 기판(301)을 350℃로 유지하면서, 유량이 도5와 같이 경시적으로 변화하는 TEOS, H2, Ar 및 O2의 분위기 중에서, 도5와 같이 경시적으로 변화하는 플라즈마를 사용함으로써 형성된다. 이 때 사용하는 RF전력의 주파수는 13.56MHz와 400KHz이고, 전력은 각각 300W와 50W이다. 그리고, 도5에서 T1=5초, T2=10초, T3=15초이다.
다음에, 도3l에 나타내는 바와 같이, 다공성 SiO2막(312)에 대해서 H(수소)플라즈마 처리를 한다. 이 처리에 의해서 공극의 표면의 Si-O결합 중의 댕글링 본딩이 Si-H결합으로 치환되어, 막의 내흡습성이 향상된다.
이상에 의해서, 기판(304)의 위에 내열성 및 내흡습성이 우수한 저유전율의 층간 절연막이 형성되게 된다. 즉, 다공성 SiO2막(306,312)의 막중에 포함되는 공극의 크기는 제3 실시예에서의 공극보다 크다. 그러므로, 다공성 SiO2막(306,312)의 유전율은 2.0~2.5이 되어, 제3 실시예에서의 유전율보다 더욱 낮게 된다. 또, 다공성 SiO2막(306,312)에 대해서 H(수소)플라즈마 처리를 하기 때문에, 막의 내흡습성이 향상된다. 또한 다공성 SiO2막(306,312)은 유기 절연막에 비해 내열성이 좋다.
이외에도, 제3 실시예 및 제4실시예에 관한 어닐링법은 B를 함유하지 않는 층간 절연막에 적용하지만, 이 방법은 제1 실시예 및 제2 실시예 중의 B 함유의 층간 절연막(106,206)에 적용해도 좋다.
또한, 제1 실시예 및 제2 실시예에 관한 어닐링법은 제3 실시예 및 제4 실시예 중의 B를 함유하지 않는 층간 절연막에 적용해도 좋다.
(2) 본 발명의 제5 실시예에 따른 층간 절연막의 형성 장치에 대한 설명
제5 실시예에 관계되는 층간 절연막의 형성 장치에 대해서, 도4, 도5 및 도6을 참조하면서 설명한다.
도6은 제5 실시예에 관한 층간 절연막의 형성 장치의 구성도이다. 이 도면에서, 512는 막 형성을 위한 챔버, 510은 챔버내에 소스 가스를 도입하기 위한 가스 도입구, 515는 웨이퍼, 511은 소스 가스를 웨이퍼(515) 상에 균일하게 분산시키기 위한 가스 방출 장치, 513은 히타가 내장된 웨이퍼 홀더, 514는 소스 가스를 챔버 바깥으로 배출하기 위한 가스 배출구이다.
또, 509는 가스 도입구(510)에 연결되는 배관이다. 그 상류측에는 분기 배관(517,518,519,520)이 접속되어 있다. 분기 배관(517)은 Ar(아르곤)을 공급하기 위한 것이며, 분기 배관(518)은 H2(수소)를 공급하기 위한 것이다. 또, 분기 배관(519)에는 오존 발생 장치(506)가 접속되어 있다. 그러므로 상류측으로부터 도입되는 O2의 일부가 O3가 되고, O2와 O3의 혼합 가스가 배관(509)에 도입된다. 그리고, 분기 배관(520)에는 TEOS가 넣어진 용기(507)가 접속되어 있다. 상류측으로부터 도입되는 Ar 또는 He의 버블링(bubbling)에 의해서, TEOS를 포함하는 Ar 또는 He이 배관(509)에 도입된다. 배관(509,520)은 히타(527)에 의해 가열되므로, 배관내의 TEOS가 액화되지 않는다. 또한, 508은 TEOS를 가열하기 위한 히타이다. 또한 이들 분기 배관에는 MFC(유량 제어기)가 부착되어 있다. 제어 신호(521,522,523, 524)가 제어 수단(501)으로부터 각각의 MFC로 입력된다. 소스 가스가 이 제어 신호에 의해 조정되므로 소스 가스가 소망하는 유량으로 공급된다.
또, 516은 가스 방출 장치(511)에 주파수가 13.56MHz인 RF 전력을 인가하기 위한 고주파 전력 발생 장치이고, 530는 웨이퍼 홀더(515)에 주파수가 400KHz인 RF 전력을 인가하기 위한 고주파 전력 발생 장치이다. 그리고 526 및 529는 고주파 전력 발생 장치(516,530)에서 발생한 RF 전력을 챔버에 공급하기 위한 스위칭 수단이다.
제어 신호(525,528)는 제어 수단(501)으로부터 각각 스위칭 수단(526,529)으로 입력됨으로써, RF 전력을 인가할 시간이 제어된다.
도4 및 도5은 제어 수단(501)에 의해 제어되는 소스 가스 유량 및 RF 전력의 인가 시간을 나타낸다.
도4에서, 시각 T1으로부터 T2사이에는 제어 신호(521,522,523,524)에 의해서, MFC(502)(Ar공급용), MFC(503)(H2공급용) 및 MFC(505)(TEOS공급용)이 열리고, MFC( 504)(O2공급용)이 닫힌다. 이에 따라서, Ar, H2, 및 TEOS가 챔버에 도입된다. 이와 동시에, 제어 신호(525,528)에 의해 스위칭 수단(526,529)이 각각 온(ON)하여, RF 전력이 챔버(512)에 인가된다. 이에 따라서, 시각 T1으로부터 T2 사이에는 Ar, H2및 TEOS의 분위기 중에서, PECVD(플라즈마 강화 화학적 기상 증착)가 챔버내에서 행해지게 된다. 또한, 이 사이 웨이퍼는 히타가 내장된 기판 홀더에 의해서, 350℃로 유지되고 있다.
한편, 도4에서, 시각 T2로부터 T3 사이에서는 제어 신호(521,522,523, 524)에 의해서, MFC(502)(Ar공급용), MFC(503)(H2공급용) 및 MFC(505)(TEOS공급용)가 닫히고, MFC(504)(O2공급용)가 열린다. 또, 이와 동시에, 제어 신호(525,528)에 의해 스위칭 수단(526,529)이 각각 오프하여, 챔버(512)는 RF 전압이 인가되지 않는 상태로 된다. 이에 따라서, O2만이 챔버에 도입되어, 챔버내에서 O2어닐링이 행해진다. 또한, 이 사이 웨이퍼는 히타가 내장된 기판 홀더에 의해서, 350℃로 유지되어 있다. 또, 도4에서 T1=5초, T2=10초, T3=15초이다.
도5은 제어 수단(501)에 의해 제어되는 소스 가스 유량 및 RF 전압의 인가 시간의 다른 예를 나타낸다. 도 11은 O2의 유량과 RF 전압의 인가 시간의 면에서 도4와 다르다.
도5에서, 시각 T1으로부터 T2에서는 제어 신호(521,522,523,524)에 의해, MFC(502)(Ar공급용), MFC(503)(H2공급용), MFC(504)(O2공급용) 및 MFC(505)(TEOS공급용)가 모두 열린다. 이에 따라서 Ar, H2, O3및 TEOS가 챔버에 도입된다. 또, 이와 동시에, 제어 신호(525,528)에 의해 스위칭 수단(526,529)이 각각 온하여, RF 전압이 챔버에 인가된다. 이에 따라서, 시각 T1으로부터 T2 사이에는 Ar, H2, O2및 TEOS의 분위기 중에서, PECVD(플라즈마 강화 화학적 기상 증착)가 챔버내에서 행해지게 된다. 또한, 이 사이 웨이퍼는 히타가 내장된 기판 홀더에 의해서, 350℃로 유지되어 있다.
한편, 도5에서, 시각 T2로부터 T3 사이에서는 제어 신호(521,522,524)에 의해서, MFC(502)(Ar공급용), MFC(503)(H2공급용) 및 MFC(505)(TEOS공급용)가 닫힌다. 이 때, O2유량은 제어 신호(523)에 의해서, 시각 T1으로부터 T2 사이의 유량에 비해 증대한다. 또, RF 전압은 도4의 경우와 달리, 챔버에 인가된 채로이다. 이에 따라서, O2만이 챔버에 도입되어, O2플라즈마의 분위기 중에서 O2어닐링이 행해진다. 또한, 이 사이 웨이퍼는 히타가 내장된 기판 홀더에 의해서, 350℃로 유지되어 있다. 또, 도5에서, T1=5초, T2=10초, T3=15초이다.
이상, 본 발명에 따른 층간 절연막의 형성 방법에 의하면, Si-C-O-H 화합물, 산화성 가스 및 B(붕소) 함유의 화합물을 포함하는 소스 가스를 사용하여 화학적 기상 증착법에 의해서, 기판 상에 막을 형성한다. 그리고, 이 막을 어닐링함으로써, B(붕소) 함유의 다공성 SiO2막을 형성한다.
또, 본 발명에 따른 다른 층간 절연막의 형성 방법에 의하면, Si-C-O-H 화합물과 H2를 소스 가스 중에 포함하는 플라즈마 강화 화학적 기상 증착법에 의해서, 기판 상에 막을 형성한다. 그리고, 이 막을 어닐링함으로써, 다공성 SiO2막을 형성한다.
이상 같이 형성된 다공성 SiO2막의 유전율은 통상의 SiO2막보다도 낮게 된다.
이에 따라서, LSI 등의 반도체 장치에서, 본 발명에 의한 다공성 SiO2막을 사용하면, 데이터 처리 속도를 종래에 비해 고속화할 수 있다. 즉, 본 발명에서의 다공성 SiO2막은 종래에 사용되고 있는 SiO2막에 비해 유전율이 낮기 때문에, 배선층 사이의 커패시턴스을 줄일 수 있게 된다.
또, 본 발명에 의한 반도체 제조 장치에 의하면, 소스 가스의 유량 조정 수단과, 챔버에 인가하는 고주파 전력을 스위칭하는 스위칭 수단을 제어하는 제어 수단을 갖고 있다. 이 제어 수단을 사용함으로써, 1개의 챔버에서, 플라즈마 강화 화학적 기상 증착법과 어닐링을 교호로 반복하여 할 수 있다. 즉, 웨이퍼를, 플라즈마 강화 화학적 기상 증착법을 하기 위한 챔버와 어닐링을 하기 위한 챔버에, 그 때 마다 반송할 필요가 없기 때문에, 장치의 효율을 향상시킬 수 있다.

Claims (35)

  1. Si-C-O-H 화합물, 산화성 가스 및 B(붕소) 함유의 화합물을 포함하는 소스 가스를 사용하여 플라즈마 강화 화학적 기상 증착법에 의해서, B(붕소), C(탄소) 및 H2O를 포함하는 막(106, 206)을 기판(104, 204)상에 형성하는 공정; 및
    상기 막(106, 206)을 어닐링하여, 상기 막(106, 206) 중에 포함된 C(탄소) 및 H2O를 상기 막으로부터 방출함으로써, 상기 막(106, 206)을 B(붕소) 함유의 다공성 SiO2막(107, 207)으로 변환하는 공정을 포함하는 것을 특징으로 하는 층간 절연막의 형성 방법.
  2. 제1항에 있어서,
    상기 산화성 가스는 O2, O3및 H2O 중 어느 하나인 것을 특징으로 하는 층간 절연막의 형성 방법.
  3. 제1항에 있어서,
    상기 소스 가스에 불활성 가스를 첨가하는 것을 특징으로 하는 층간 절연막의 형성 방법.
  4. 제3항에 있어서,
    상기 불활성 가스는 Ar인 것을 특징으로 하는 층간 절연막의 형성 방법.
  5. 제1항에 있어서,
    상기 어닐링은 O(산소) 플라즈마에 의해 행하는 것을 특징으로 하는 층간 절연막의 형성 방법.
  6. 제1항에 있어서
    상기 어닐링을 위한 기판(104, 204)의 온도를 상기 B(붕소), C(탄소) 및 OH를 함유하는 상기 막(106, 206)을 형성하기 위한 온도보다도 높게 하는 것을 특징으로 하는 층간 절연막의 형성 방법.
  7. 제1항에 있어서,
    상기 Si-C-O-H 화합물은 일반식 Si(OR)nH4-n(R=CH3또는 C2H5, n=1~3)으로 나타내는 화합물로 구성된 군으로부터 선택한 어느 하나인 것을 특징으로 하는 층간 절연막의 형성 방법.
  8. 제1항에 있어서,
    상기 기판(104, 204) 상에 하지 절연막(105, 205)을 형성하고, 상기 하지 절연막(105, 205) 상에 상기 다공성 SiO2막(107, 207)을 형성하는 것을 특징으로 하는 층간 절연막의 형성 방법.
  9. 제1항에 있어서,
    상기 다공성 SiO2막(107, 207)을 형성한 후, 상기 다공성 SiO2막(107, 207)을 H(수소)플라즈마 처리하는 것을 특징으로 하는 층간 절연막의 형성 방법.
  10. 제1항에 있어서,
    상기 기판(204) 상에 상기 층간 절연막(207)을 형성한 후, 상기 층간 절연막(207)에 다마신 트렌치(208)를 형성하는 공정;
    상기 다마신 트렌치(208)의 측부에 측벽 절연막(209)을 형성하는 공정;
    상기 다마신 트렌치(208) 내에 금속막(210)을 매립하는 공정; 및
    상기 금속막(210) 상에 배리어 금속층(211a)을 형성하는 공정을 더 포함하는 것을 특징으로 하는 층간 절연막의 형성 방법.
  11. 제10항에 있어서,
    상기 측벽 절연막은, 상기 다마신 트렌치(208)를 형성한 후, 상기 층간 절연막(207)의 상부, 상기 다마신 트렌치(208)의 측부 및 상기 다마신 트렌치(208)의 하부에 제1 절연막(209)을 형성하는 공정; 및
    상기 제1 절연막(209)을, 상기 다마신 트렌치(208)의 측부에 형성된 상기 제1 절연막(209)은 남고, 상기 다마신 트렌치(208)의 하부에 형성된 상기 제1 절연막(209)은 제거될 정도로 이방적으로 에칭하는 공정에 의해 형성되는 것을 특징으로 하는 층간 절연막의 형성 방법.
  12. 제1항에 있어서,
    상기 기판 상에 상기 층간 절연막을 형성한 후, 상기 층간 절연막에 다마신 트렌치를 형성하는 공정;
    상기 다마신 트렌치의 측부 및 하부에 배리어 금속층을 형성하는 공정;
    상기 다마신 트렌치 내에 금속막을 매립하는 공정; 및
    상기 금속막 상에 산화 방지막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 층간 절연막의 형성 방법.
  13. 제1항에 있어서,
    상기 층간 절연막(107, 207)을 형성한 후, 상기 층간 절연막(107, 207) 상에 커버 절연막(108, 212)을 형성하는 것을 특징으로 하는 층간 절연막의 형성 방법.
  14. Si-C-O-H 화합물과 H2를 포함하는 소스 가스를 사용하여 플라즈마 강화 화학적 기상 증착법에 의해서, C-O-H 중합체를 포함하는 막(306)을 기판(304) 상에 형성하는 제1 공정; 및
    상기 막을 어닐링하여, 상기 막 중에 포함된 C-O-H 중합체를 상기 막으로부터 방출함으로써, 상기 기판(304) 상에 다공성 SiO2막(306)을 형성하는 제2 공정을 포함하는 것을 특징으로 하는 층간 절연막의 형성 방법.
  15. 제14항에 있어서,
    상기 제1 공정과 상기 제2 공정을 교호로 반복하는 것을 특징으로 하는 층간 절연막의 형성 방법.
  16. 제14항에 있어서,
    상기 소스 가스에 O2를 첨가하는 것을 특징으로 하는 층간 절연막의 형성 방법.
  17. 제14항에 있어서,
    상기 소스 가스에 불활성 가스를 첨가하는 것을 특징으로 하는 층간 절연막의 형성 방법.
  18. 제17항에 있어서,
    상기 불활성 가스는 Ar인 것을 특징으로 하는 층간 절연막의 형성 방법.
  19. 제14항에 있어서,
    상기 어닐링은 O(산소) 플라즈마에 의해 행하는 것을 특징으로 하는 층간 절연막의 형성 방법.
  20. 제14항에 있어서
    상기 어닐링을 위한 기판(304)의 온도를 상기 C-O-H 중합체를 함유하는 상기 막(306)을 형성하기 위한 온도보다도 높게하는 것을 특징으로 하는 층간 절연막의 형성 방법.
  21. 제14항에 있어서,
    상기 Si-C-O-H 화합물은 일반식 Si(OR)nH4-n(R=CH3또는 C2H5, n=1~3)으로 나타내는 화합물로 구성된 군으로부터 선택한 어느 하나인 것을 특징으로 하는 층간 절연막의 형성 방법.
  22. 제14항에 있어서,
    상기 기판(304) 상에 하지 절연막(305)을 형성하고, 상기 하지 절연막(305) 상에 상기 다공성 SiO2막(306)을 형성하는 것을 특징으로 하는 층간 절연막의 형성방법.
  23. 제14항에 있어서,
    상기 다공성 SiO2막(306)을 형성한 후, 상기 다공성 SiO2막(306)을 H(수소) 플라즈마 처리하는 것을 특징으로 하는 층간 절연막의 형성 방법.
  24. 제14항에 있어서,
    상기 기판 상에 상기 층간 절연막을 형성한 후, 상기 층간 절연막에 다마신 트렌치를 형성하는 공정;
    상기 다마신 트렌치의 측부에 측벽 절연막을 형성하는 공정;
    상기 다마신 트렌치 내에 금속막을 매립하는 공정; 및
    상기 금속막 상에 배리어 금속층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 층간 절연막의 형성 방법.
  25. 제24항에 있어서,
    상기 측벽 절연막은, 상기 다마신 트렌치를 형성한 후, 상기 층간 절연막의 상부, 상기 다마신 트렌치의 측부 및 상기 다마신 트렌치의 하부에 제1 절연막을 형성하는 공정; 및
    상기 제1 절연막을, 상기 다마신 트렌치의 측부에 형성된 상기 제1 절연막은 남고, 상기 다마신 트렌치의 하부에 형성된 상기 제1 절연막은 제거될 정도로 이방적으로 에칭하는 공정에 의해 형성하는 것을 특징으로 하는 층간 절연막의 형성 방법.
  26. 제14항에 있어서,
    상기 기판(304) 상에 상기 층간 절연막(306)을 형성한 후, 상기 층간 절연막(306)에 다마신 트렌치(307)를 형성하는 공정;
    상기 다마신 트렌치(307)의 측부 및 하부에 배리어 금속층(308)을 형성하는 공정;
    상기 다마신 트렌치(307) 내에 금속막(309, 310)을 매립하는 공정; 및
    상기 금속막(309, 310) 상에 산화 방지막(311)을 형성하는 공정을 더 포함하는 것을 특징으로 하는 층간 절연막의 형성 방법.
  27. 제14항에 있어서,
    상기 층간 절연막을 형성한 후, 상기 층간 절연막 상에 커버 절연막을 형성하는 것을 특징으로 하는 층간 절연막의 형성 방법.
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 청구항 제1항 기재의 층간 절연막의 형성 방법에 의하여 형성된 층간 절연막(107,207)을 구비하는 반도체 장치.
  34. 청구항 제14항 또는 청구항 제15항 기재의 층간 절연막의 형성 방법에 의하여 형성된 층간 절연막(306)을 구비하는 반도체 장치.
  35. 삭제
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1233449A3 (en) * 2001-02-15 2006-03-01 Interuniversitair Micro-Elektronica Centrum A method of fabricating a semiconductor device
JP3967253B2 (ja) 2002-11-08 2007-08-29 東京エレクトロン株式会社 多孔質絶縁膜の形成方法及び多孔質絶縁膜の形成装置
GB0922647D0 (en) * 2009-12-24 2010-02-10 Aviza Technologies Ltd Methods of depositing SiO² films
GB201207448D0 (en) * 2012-04-26 2012-06-13 Spts Technologies Ltd Method of depositing silicon dioxide films
US10008382B2 (en) 2015-07-30 2018-06-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a porous low-k structure
US20170092492A1 (en) * 2015-09-28 2017-03-30 Applied Materials, Inc. Methods for forming a silicon containing dielectric film using a gas mixture with ar gas dilusion
US10049927B2 (en) * 2016-06-10 2018-08-14 Applied Materials, Inc. Seam-healing method upon supra-atmospheric process in diffusion promoting ambient

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06168930A (ja) * 1992-11-30 1994-06-14 Nec Corp 化学気相成長法と化学気相成長装置および多層配線の製造方法
US5494859A (en) * 1994-02-04 1996-02-27 Lsi Logic Corporation Low dielectric constant insulation layer for integrated circuit structure and method of making same
US5610105A (en) * 1992-10-23 1997-03-11 Vlsi Technology, Inc. Densification in an intermetal dielectric film

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2666681B2 (ja) 1993-06-11 1997-10-22 日本電気株式会社 半導体装置の製造方法
JP2783276B2 (ja) 1995-07-04 1998-08-06 日本電気株式会社 半導体装置の製造方法
JP2820070B2 (ja) 1995-08-11 1998-11-05 日本電気株式会社 プラズマ化学気相成長法とその装置
JP2991657B2 (ja) 1996-04-05 1999-12-20 キヤノン販売株式会社 成膜方法
JP3014334B2 (ja) * 1996-11-29 2000-02-28 キヤノン販売株式会社 半導体装置の製造方法
US6551665B1 (en) * 1997-04-17 2003-04-22 Micron Technology, Inc. Method for improving thickness uniformity of deposited ozone-TEOS silicate glass layers
US6077764A (en) 1997-04-21 2000-06-20 Applied Materials, Inc. Process for depositing high deposition rate halogen-doped silicon oxide layer
JP3084367B1 (ja) * 1999-03-17 2000-09-04 キヤノン販売株式会社 層間絶縁膜の形成方法及び半導体装置
JP2000332010A (ja) * 1999-03-17 2000-11-30 Canon Sales Co Inc 層間絶縁膜の形成方法及び半導体装置
JP3236576B2 (ja) 1999-03-24 2001-12-10 キヤノン販売株式会社 層間絶縁膜の形成方法、化学的気相成長装置、及び半導体装置
US6211069B1 (en) * 1999-05-17 2001-04-03 Taiwan Semiconductor Manufacturing Company Dual damascene process flow for a deep sub-micron technology
US6117725A (en) * 1999-08-11 2000-09-12 Taiwan Semiconductor Manufacturing Company Method for making cost-effective embedded DRAM structures compatible with logic circuit processing
JP2001118924A (ja) * 1999-10-20 2001-04-27 Sony Corp 半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5610105A (en) * 1992-10-23 1997-03-11 Vlsi Technology, Inc. Densification in an intermetal dielectric film
JPH06168930A (ja) * 1992-11-30 1994-06-14 Nec Corp 化学気相成長法と化学気相成長装置および多層配線の製造方法
US5494859A (en) * 1994-02-04 1996-02-27 Lsi Logic Corporation Low dielectric constant insulation layer for integrated circuit structure and method of making same

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Publication number Publication date
EP1039519A3 (en) 2001-08-22
TW472321B (en) 2002-01-11
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