KR100388290B1 - semiconductor package and its manufacturing method - Google Patents
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Abstract
이 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, CCD용 반도체칩을 탑재한 반도체패키지로서 기존의 회로기판을 이용하여 생산비를 절감함은 물론, 더욱 박형화하고 또한 제조 공정을 단순화하기 위해, 상면에 다수의 입출력패드가 형성된 반도체칩과; 상기 반도체칩의 상면에 댐이 개재되어 접착된 글래스와; 수지층에 상기 반도체칩이 위치될 수 있도록 일정 크기의 캐비티가 관통되어 형성되고, 상기 수지층의 상면에는 본드핑거를 포함하는 회로패턴이 형성되고, 하면에는 랜드를 포함하는 회로패턴이 형성되며, 상기 상, 하면의 회로패턴은 도전성 비아홀에 의해 연결된 회로기판과; 상기 반도체칩의 입출력패드와 상기 회로기판의 본드핑거를 전기적으로 접속하는 도전성와이어와; 상기 반도체칩의 입출력패드, 도전성와이어 및 반도체칩의 측면에 위치되는 회로기판의 캐비티에 충진된 봉지재와; 상기 회로기판 하면에 위치된 랜드에 형성된 입출력 단자를 포함하여 이루어진 것을 특징으로 함.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package and a method of manufacturing the same. The present invention relates to a semiconductor package equipped with a CCD semiconductor chip. A semiconductor chip in which a plurality of input / output pads are formed; Glass bonded to a top surface of the semiconductor chip with a dam interposed therebetween; A cavity of a predetermined size is formed through the resin layer to allow the semiconductor chip to be positioned, a circuit pattern including a bond finger is formed on an upper surface of the resin layer, and a circuit pattern including a land is formed on a lower surface thereof. The upper and lower circuit patterns may include a circuit board connected by conductive via holes; Conductive wires electrically connecting the input / output pads of the semiconductor chip to the bond fingers of the circuit board; An encapsulant filled in an input / output pad of the semiconductor chip, a conductive wire, and a cavity of a circuit board positioned at a side of the semiconductor chip; And an input / output terminal formed in a land located on a lower surface of the circuit board.
Description
본 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게 설명하면 CCD용 반도체칩을 탑재한 반도체패키지로서 기존의 회로기판을 이용하여 생산비를 절감함은 물론, 더욱 박형화하고 또한 제조 공정이 단순한 반도체패키지 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor package and a method for manufacturing the same. More specifically, the present invention is a semiconductor package equipped with a CCD semiconductor chip, which reduces production costs by using an existing circuit board, and is further thinned and the manufacturing process is simple. A semiconductor package and a method of manufacturing the same.
통상 CCD는 Charge Coupled Devices의 약어로 반도체 소자의 일종인 전하결합 소자를 말하며 하나의 소자로부터 인접한 다른 소자로 전하를 전송할 수 있는 소자를 말한다. 텔레비전 카메라의 영상신호 계통에서 피사체의 빛은 렌즈를 통과한 후 색분해 광학계에 의해 3원색으로 분해돼 각각 촬상 디바이스의 수광면에 결상되는데 그 상을 소자내에서 전자적으로 주사해 전기신호로 변환시켜 출력하는 소자가 고체촬상소자이다. 이러한 CCD의 응용분야는 촬상디바이스, 대용량메모리, 아날로그 신호처리의 세가지이며 구조적으로는 MOS집적회로이기 때문에 MOS프로세스 기술을 사용해 고집적회로(LSI)화도 용이하다. CCD는 특히 자기주사 기능과 광전변환 기능을 함께 갖추고 있기 때문에 촬상디바이스에 주로 응용되며 일차원의 라인센서와 이차원의 에이리어 센서가 있으며 그 화소수는 일반적으로 라인센서는1,500화소, 에이리어센서는 512×320화소의 것이 있다.In general, CCD is an abbreviation of Charge Coupled Devices and refers to a charge coupled device, which is a kind of semiconductor device, and a device capable of transferring charges from one device to another adjacent device. In the video signal system of the television camera, the light of the subject passes through the lens and is decomposed into three primary colors by color separation optical systems, and is then formed on the light receiving surface of the imaging device. The device to be used is a solid state imaging device. There are three application fields of CCD such as imaging device, large-capacity memory, and analog signal processing, and because the structure is MOS integrated circuit, it is easy to make LSI using MOS process technology. CCD is mainly applied to imaging devices because it has both self-scanning and photoelectric conversion functions. There are one-dimensional line sensor and two-dimensional area sensor, and the number of pixels is generally 1,500 pixels for line sensor and 512 for area sensor. There is a thing of x320 pixels.
상기한 CCD 소자가 다수 형성된 CCD용 반도체칩을 탑재한 반도체패키지는 통상 그 반도체칩이 외부의 빛을 수광할 수 있도록 반도체칩의 상면에 글래스가 위치되어 있으며, 이러한 종래의 반도체패키지(100')를 도1을 참조하여 간단히 설명하면 다음과 같다.In a semiconductor package equipped with a CCD semiconductor chip having a plurality of CCD elements, glass is usually placed on a top surface of the semiconductor chip so that the semiconductor chip can receive external light. Such a conventional semiconductor package 100 ' 1 will be briefly described as follows.
먼저 다수의 입출력패드(2a)가 형성된 CCD용 반도체칩(2)이 구비되어 있고, 상기 CCD용 반도체칩(2)은 접착제에 의해 회로기판(10)에 접착되어 있다. 상기 회로기판(10)은 수지층(11)을 중심으로 상기 반도체칩(2)이 위치되는 영역에 일정한 공간이 형성되도록 중앙부에 대칭되는 계단형의 턱(15)이 형성되어 있다. 상기 계단형 턱(15)의 높이는 반도체칩(2)이 두께보다 크게 되어 있다. 상기 회로기판(10)의 계단형 턱(15)에는 본드핑거(12)를 포함하는 회로패턴이 형성되어 있고, 회로기판(10)의 저면에는 실장용 패드(13)가 형성되어 있으며, 상기 회로패턴과 실장용 패드(13)는 도전성 비아홀(14)에 의해 상호 연결되어 있다.First, a CCD semiconductor chip 2 having a plurality of input / output pads 2a is provided, and the CCD semiconductor chip 2 is bonded to the circuit board 10 by an adhesive. The circuit board 10 has a stepped jaw 15 symmetrically formed at a central portion thereof so that a predetermined space is formed in a region where the semiconductor chip 2 is positioned around the resin layer 11. The height of the stepped jaw 15 is that the semiconductor chip 2 is larger than the thickness. A circuit pattern including a bond finger 12 is formed on the stepped jaw 15 of the circuit board 10, and a mounting pad 13 is formed on a bottom surface of the circuit board 10. The pattern and the mounting pad 13 are interconnected by conductive via holes 14.
상기 반도체칩(2)의 입출력패드(2a)와 회로기판(10)의 본드핑거(12)는 도전성와이어(20)에 의해 상호 전기적으로 접속되어 있다.The input / output pads 2a of the semiconductor chip 2 and the bond fingers 12 of the circuit board 10 are electrically connected to each other by conductive wires 20.
상기 회로기판(10)의 계단형 턱(15) 상면에는 접착제에 의해 상기 반도체칩(2) 및 도전성와이어(20) 등을 외부 환경으로부터 보호함은 물론 외부의 빛을 상기 반도체칩(2)이 용이하게 수광할 수 있도록 투명체의 글래스(30)가 접착되어 있다.The upper surface of the stepped jaw 15 of the circuit board 10 may protect the semiconductor chip 2 and the conductive wire 20 from the external environment by an adhesive, and the semiconductor chip 2 may protect external light. The glass 30 of the transparent body is adhere | attached so that light may be easily received.
이러한 반도체패키지(100')는 상기 반도체칩(2)으로 수광된 빛에 의해 소정의 전기적 신호가 도전성와이어(20), 도전성비아홀(14) 및 실장용 패드(13)를 통해서 마더보드에 전달된다.In the semiconductor package 100 ′, a predetermined electrical signal is transmitted to the motherboard through the conductive wire 20, the conductive via hole 14, and the mounting pad 13 by the light received by the semiconductor chip 2. .
그러나 이러한 종래의 반도체패키지는 회로기판에 반도체칩을 탑재할 수 있도록 계단형 턱을 형성하여야 함으로써, 전체적인 반도체패키지의 생산비가 증가됨은 물론 회로기판상에 반도체칩이 위치됨으로써 반도체패키지의 두께 및 크기 등이 커지는 단점이 있다.However, such a conventional semiconductor package has to form a stepped jaw to mount the semiconductor chip on the circuit board, thereby increasing the overall production cost of the semiconductor package, as well as the thickness and size of the semiconductor package by placing the semiconductor chip on the circuit board. This has a drawback.
또한 상기와 같이 회로기판에 계단형 턱을 형성하고, 상기 계단형 턱 중 소정 부위에만 회로패턴을 형성하여야 함으로써 제조 공정이 복잡해지는 단점도 있다.In addition, there is a disadvantage in that the manufacturing process is complicated by forming a stepped jaw on the circuit board as described above and forming a circuit pattern only on a predetermined portion of the stepped jaw.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 기존의 인쇄회로기판을 이용하여 생산비를 절감함은 물론, 더욱 박형화하고 또한 제조 공정이 단순한 반도체패키지 및 그 제조 방법을 제공하는데 있다.Accordingly, the present invention has been made to solve the above-described problems, to provide a semiconductor package and a method for manufacturing the semiconductor package and its manufacturing method which is not only reduced the production cost, but also thinner using a conventional printed circuit board. have.
도1은 종래의 반도체패키지를 도시한 단면도이다.1 is a cross-sectional view showing a conventional semiconductor package.
도2a 및 도2b는 본 발명의 제1,2실시예에 의한 반도체패키지를 도시한 단면도이다.2A and 2B are cross-sectional views showing semiconductor packages according to the first and second embodiments of the present invention.
도3a 내지 도3g는 본 발명에 의한 반도체패키지의 제조 방법을 도시한 순차 설명도이다.3A to 3G are sequential explanatory diagrams showing a method for manufacturing a semiconductor package according to the present invention.
도4a 내지 도4d는 본 발명에 의한 반도체패키지에서 반도체칩 상면에 글래스를 접착시키는 일례를 도시한 순차 설명도이다.4A to 4D are sequential explanatory views showing an example in which glass is adhered to an upper surface of a semiconductor chip in the semiconductor package according to the present invention.
- 도면중 주요 부호에 대한 설명 --Description of the main symbols in the drawings-
100,101; 본 발명에 의한 반도체패키지100,101; Semiconductor package according to the present invention
2; 반도체칩 2a; 입출력패드2; Semiconductor chip 2a; I / O pad
10; 회로기판 11; 수지층10; Circuit board 11; Resin layer
12; 본드핑거 13; 랜드12; Bondfinger 13; rand
14; 도전성 비아홀 15; 캐비티14; Conductive via holes 15; Cavity
16; 도전성 플레이트층 17; 도전성 볼16; Conductive plate layer 17; Conductive ball
18; 커버코트 20; 글래스18; Covercoat 20; Glass
21; 댐 30; 도전성와이어21; Dam 30; Conductive Wire
40; 봉지재 50; 테이프40; Encapsulant 50; tape
w; 웨이퍼w; wafer
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 상면에 다수의 입출력패드가 형성된 반도체칩과; 상기 반도체칩의 상면에 댐이 개재되어 접착된 글래스와; 수지층에 상기 반도체칩이 위치될 수 있도록 일정 크기의 캐비티가 관통되어 형성되고, 상기 수지층의 상면에는 본드핑거를 포함하는 회로패턴이 형성되고, 하면에는 랜드를 포함하는 회로패턴이 형성되며, 상기 상, 하면의 회로패턴은 도전성 비아홀에 의해 연결된 회로기판과; 상기 반도체칩의 입출력패드와 상기 회로기판의 본드핑거를 전기적으로 접속하는 도전성와이어와; 상기 반도체칩의 입출력패드, 도전성와이어 및 반도체칩의 측면에 위치되는 회로기판의 캐비티에 충진된 봉지재와; 상기 회로기판 하면에 위치된 랜드에 형성된 입출력 단자를 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, the semiconductor package according to the present invention comprises: a semiconductor chip having a plurality of input / output pads formed on an upper surface thereof; Glass bonded to a top surface of the semiconductor chip with a dam interposed therebetween; A cavity of a predetermined size is formed through the resin layer to allow the semiconductor chip to be positioned, a circuit pattern including a bond finger is formed on an upper surface of the resin layer, and a circuit pattern including a land is formed on a lower surface thereof. The upper and lower circuit patterns may include a circuit board connected by conductive via holes; Conductive wires electrically connecting the input / output pads of the semiconductor chip to the bond fingers of the circuit board; An encapsulant filled in an input / output pad of the semiconductor chip, a conductive wire, and a cavity of a circuit board positioned at a side of the semiconductor chip; And an input / output terminal formed in a land located on a lower surface of the circuit board.
여기서, 상기 반도체칩, 봉지재 및 회로기판의 저면은 동일면이 되도록 함이 바람직하다.Here, the bottom surface of the semiconductor chip, the encapsulant and the circuit board is preferably the same surface.
또한, 상기 댐은 필름 접착제 또는 양면 접착 테이프중 어느 하나로 형성함이 바람직하다.In addition, the dam is preferably formed of any one of a film adhesive or double-sided adhesive tape.
또한, 상기 봉지재는 에폭시 몰딩 컴파운드 또는 액상 봉지재중 어느 하나를 이용함이 바람직하다.In addition, the encapsulant is preferably any one of an epoxy molding compound or a liquid encapsulant.
또한, 상기 회로기판의 본드핑거 및 랜드를 제외한 모든 회로패턴은 커버코트로 코팅됨이 바람직하다.In addition, all circuit patterns except the bond finger and land of the circuit board is preferably coated with a cover coat.
또한, 상기 입출력 단자는 랜드에 도전성 플레이트층 또는 도전성 볼중 어느 하나가 되도록 함이 바람직하다.In addition, the input and output terminals are preferably one of the conductive plate layer or the conductive ball in the land.
한편, 상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지의 제조 방법은 수지층에 반도체칩이 위치될 수 있도록 일정 크기의 캐비티가 관통되어 형성되고, 상기 수지층의 상면에는 본드핑거를 포함하는 회로패턴이 형성되고, 하면에는 랜드를 포함하는 회로패턴이 형성되며, 상기 상, 하면의 회로패턴은 도전성 비아홀에 의해 서로 연결된 회로기판을 제공하는 단계와; 상기 회로기판의 저면에 테이프를 접착하여 캐비티 저면을 폐쇄하는 단계와; 상기 회로기판의 캐비티 저면의테이프 상에 상면에 다수의 입출력패드가 형성된 반도체칩을 접착하는 단계와; 상기 반도체칩의 상면에 댐을 개재하여 글래스를 부착하는 단계와; 상기 반도체칩의 입출력패드와 회로기판의 본드핑거를 도전성와이어로 접속하는 단계와; 상기 반도체칩의 입출력패드, 도전성와이어 및 반도체칩의 측면과 회로기판 사이의 캐비티를 봉지재로 봉지하는 단계와; 상기 회로기판의 랜드에 입출력 단자를 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.On the other hand, the method for manufacturing a semiconductor package according to the present invention in order to achieve the above object is formed through a cavity of a predetermined size so that the semiconductor chip is located in the resin layer, the upper surface of the resin layer includes a bond finger A circuit pattern is formed, and a circuit pattern including lands is formed on a lower surface of the circuit pattern, wherein the upper and lower circuit patterns are provided with circuit boards connected to each other by conductive via holes; Adhering a tape to the bottom of the circuit board to close the bottom of the cavity; Bonding a semiconductor chip having a plurality of input / output pads formed thereon on a tape of a bottom surface of the cavity of the circuit board; Attaching a glass to a top surface of the semiconductor chip through a dam; Connecting the input / output pad of the semiconductor chip and the bond finger of the circuit board with conductive wires; Encapsulating the cavity between the input / output pad, the conductive wire and the side surface of the semiconductor chip and the circuit board with an encapsulant; And forming an input / output terminal in the land of the circuit board.
여기서, 상기 댐은 필름 접착제 또는 양면 접착 테이프중 어느 하나를 이용함이 바람직하다.Here, the dam is preferably used any one of a film adhesive or double-sided adhesive tape.
또한, 상기 반도체칩 접착 단계 전에 미리 반도체칩의 상면에 글래스를 부착함으로써, 글래스가 부착된 반도체칩을 회로기판의 캐비티상에 위치시킬 수도 있다.In addition, by attaching the glass to the upper surface of the semiconductor chip before the semiconductor chip bonding step, the glass-attached semiconductor chip can be placed on the cavity of the circuit board.
또한, 상기 댐은 필름 접착제 또는 양면 접착 테이프중 어느 하나를 이용함이 바람직하다.In addition, the dam is preferably one of a film adhesive or a double-sided adhesive tape.
또한, 상기 봉지재로 봉지하는 단계는 에폭시 몰딩 컴파운드 또는 액상 봉지재중 어느 하나를 이용함이 바람직하다.In addition, the step of encapsulating with the encapsulant preferably uses any one of an epoxy molding compound or a liquid encapsulant.
또한, 상기 입출력 단자 형성 단계는 회로기판의 랜드에 도전성 플레이트층 또는 도전성볼중 어느 하나를 형성하여 이루어짐이 바람직하다.In addition, the input and output terminal forming step is preferably formed by forming any one of the conductive plate layer or conductive ball in the land of the circuit board.
한편, 상기 글래스가 부착된 반도체칩은 상면에 다수의 입출력패드가 구비된 반도체칩이 다수 형성된 웨이퍼를 제공하는 단계와; 상기 각각의 반도체칩 상면에 필름 접착제 또는 양면 접착 테이프 등으로 일정 높이의 댐을 형성하되, 입출력패드는 상기 댐의 외주연에 위치하도록 하는 단계와; 상기 각각의 댐 상부에 글래스를 접착하는 단계와; 상기 웨이퍼에서 낱개의 반도체칩으로 싱귤레이션하는 단계로 얻어짐이 바람직하다.On the other hand, the semiconductor chip with a glass is provided with a step of providing a wafer having a plurality of semiconductor chips having a plurality of input and output pads on the upper surface; Forming a dam of a predetermined height on the upper surface of each semiconductor chip with a film adhesive or a double-sided adhesive tape, wherein the input / output pad is positioned at an outer circumference of the dam; Bonding glass to the top of each dam; It is preferably obtained by the step of singulating into a single semiconductor chip from the wafer.
상기와 같이 하여 본 발명에 의한 반도체패키지에 의하면 회로기판에 일정크기로 캐비티를 관통하여 형성시키고, 그 캐비티 내측에 반도체칩을 위치시킴으로써 전체적인 반도체패키지의 두께 및 크기 등을 축소시킴은 물론, 종래와 같이 회로기판에 계단형 턱 등을 형성할 필요가 없음으로써 반도체패키지의 생산비가 절감됨과 동시에 제조 공정이 단순해지는 장점이 있다.As described above, according to the semiconductor package according to the present invention, the circuit board is formed through a cavity with a predetermined size, and the semiconductor chip is placed inside the cavity to reduce the thickness and size of the overall semiconductor package, as well as the conventional method. Likewise, there is no need to form a stepped jaw on the circuit board, thereby reducing the production cost of the semiconductor package and simplifying the manufacturing process.
더불어 반도체칩의 저면이 외부로 직접 노출됨으로써 반도체칩으로부터의 열을 외부로 용이하게 방출할 수 있는 장점이 있다.In addition, since the bottom surface of the semiconductor chip is directly exposed to the outside, heat from the semiconductor chip can be easily released to the outside.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art can easily implement the present invention.
도2a 및 도2b는 본 발명의 제1,2실시예에 의한 반도체패키지(100,101)를 도시한 단면도이다.2A and 2B are cross-sectional views showing semiconductor packages 100 and 101 according to the first and second embodiments of the present invention.
먼저 상면에 다수의 입출력패드(2a)가 형성된 반도체칩(2)이 위치되어 있다. 상기 반도체칩(2)의 상면에는 댐(21)이 개재된 채 투명체의 글래스(20)가 위치되어 외부의 빛을 상기 반도체칩(2)이 용이하게 수광할 수 있도록 되어 있다.First, the semiconductor chip 2 having the plurality of input / output pads 2a formed thereon is positioned. The glass 20 of the transparent body is positioned on the upper surface of the semiconductor chip 2 so that the semiconductor chip 2 can easily receive external light.
여기서 상기 댐(21)은 필름 접착제 또는 양면 접착 테이프 등을 이용함이 바람직하며 이밖에도 여러가지 접착성 물질을 이용할 수 있으며 이를 한정하는 것은아니다.In this case, the dam 21 is preferably using a film adhesive or double-sided adhesive tape, etc. In addition, various adhesive materials may be used, but is not limited thereto.
상기 반도체칩(2)은 회로기판(10)의 캐비티(15) 내측에 위치되어 있다. 이를 좀더 자세히 설명하면 상기 회로기판(10)은 수지층(11)을 중심으로 상면에는 본드핑거(12)를 포함하는 회로패턴이 형성되어 있고, 상기 수지층(11) 하면에는 랜드(13)를 포함하는 회로패턴이 형성되어 있으며, 상기 상, 하면의 회로패턴은 도전성 비아홀(14)에 의해 상호 연결되어 있다. 또한 상기한 바와 같이 반도체칩(2)이 위치될 수 있도록 수지층(11)의 중앙부근이 관통되어 일정 크기의 캐비티(15)를 형성하고 있다. 또한 상기 본드핑거(12) 및 랜드(13)를 제외한 모든 회로패턴은 커버코트(18)로 코팅될 수 있다.The semiconductor chip 2 is located inside the cavity 15 of the circuit board 10. In more detail, the circuit board 10 has a circuit pattern including a bond finger 12 formed on the upper surface of the resin layer 11 and a land 13 formed on the lower surface of the resin layer 11. Circuit patterns are formed, and the upper and lower circuit patterns are connected to each other by conductive via holes 14. In addition, as described above, the central portion of the resin layer 11 penetrates to form the cavity 15 having a predetermined size so that the semiconductor chip 2 may be positioned. In addition, all circuit patterns except for the bond finger 12 and the land 13 may be coated with a cover coat 18.
여기서, 상기 회로패턴 즉, 본드핑거(12) 및 랜드(13)를 포함하는 회로패턴은 일반적인 구리(Cu) 또는 얼로이(Alloy) 42 등을 이용한 금속 박막 형태이다.Here, the circuit pattern, that is, the circuit pattern including the bond finger 12 and the land 13 is in the form of a metal thin film using a general copper (Cu) or alloy (Alloy) 42 or the like.
또한 상기 본드핑거(12)에는 은(Ag)을 도금하여 차후 도전성와이어(30)와 양호한 본딩이 이루어지도록 하고, 랜드(13)에는 금(Au), 은(Ag), 니켈(Ni) 및 팔라디엄(Pd) 등을 더 도금하여 차후 입출력단자와의 양호한 본딩이 이루어지도록 할 수 있다.In addition, the bond finger 12 is plated with silver (Ag) to form good bonding with the conductive wire 30 later, and the land 13 has gold (Au), silver (Ag), nickel (Ni), and palla The plate Pd may be further plated so that good bonding with the input / output terminal may be performed later.
또한, 상기 회로기판(10)은 수지층(11)을 중심으로 그 상, 하면에 회로패턴이 형성된 일반적인 인쇄회로기판을 예로 하였으나, 이밖에도 써킷테이프(circuit tape), 써킷필름(circuit film) 등을 이용할 수도 있으며, 이는 당업자의 선택 사항에 불과하며, 여기서 한정하는 것은 아니다.In addition, the circuit board 10 is a general printed circuit board having a circuit pattern formed on the upper and lower surfaces of the resin layer 11 as an example, but in addition to the circuit tape (circuit tape), circuit film (circuit film) It may be used, which is merely an option of a person skilled in the art, but is not limited thereto.
상기 반도체칩(2)의 입출력패드(2a)와 상기 회로기판(10)의 본드핑거(12)는골드와이어나 알루미늄와이어와 같은 도전성와이어(30) 등에 의해 전기적으로 접속되어 있다.The input / output pad 2a of the semiconductor chip 2 and the bond finger 12 of the circuit board 10 are electrically connected to each other by a conductive wire 30 such as gold wire or aluminum wire.
상기 반도체칩(2)의 입출력패드(2a), 도전성와이어(30) 및 반도체칩(2)의 측면에 위치되는 회로기판(10)의 캐비티(15)에는 봉지재(40)가 충진되어 상기의 것들을 외부 환경으로부터 보호함은 물론 반도체칩(2)을 회로기판(10)의 캐비티(15) 내측에 견고히 고정하도록 되어 있다.The encapsulant 40 is filled in the cavity 15 of the input / output pad 2a of the semiconductor chip 2, the conductive wire 30, and the circuit board 10 positioned on the side of the semiconductor chip 2. In addition to protecting them from the external environment, the semiconductor chip 2 is firmly fixed to the inside of the cavity 15 of the circuit board 10.
여기서, 상기 반도체칩(2), 봉지재(40) 및 회로기판(10)의 저면은 동일면이 되도록 함으로써 반도체칩(2)의 저면이 외부로 노출되어 반도체칩(2)에서 발생하는 열이 외부로 용이하게 방출될 수 있도록 되어 있다.Here, the bottom surfaces of the semiconductor chip 2, the encapsulant 40 and the circuit board 10 are flush with each other so that the bottom surface of the semiconductor chip 2 is exposed to the outside so that heat generated from the semiconductor chip 2 is external. It can be easily released.
또한, 여기서 상기 봉지재(40)는 금형을 이용하여 봉지하는 에폭시 몰딩 컴파운드(epoxy molding compound)를 사용하거나 또는 디스펜서(dispenser)를 이용하여 봉지하는 액상 봉지재 등을 이용할 수 있으며, 이는 당업자의 선택 사항에 불과하고 여기서 한정하는 것은 아니다.In addition, the encapsulant 40 may use an epoxy molding compound encapsulated using a mold or a liquid encapsulant encapsulated using a dispenser, which is selected by a person skilled in the art. This is merely a matter of course and not of limitation.
또한, 이때 상기 반도체칩(2)의 상면 즉, 댐(21)에 의해 글래스(20)가 부착된 영역의 상면으로는 봉지재(40)가 형성되지 않토록 한다. 그리고, 상기 글래스(20)의 하면으로는 댐(21)이 형성되어 있음으로써 봉지재(40)가 침투되지 않게 되어 있다.In this case, the encapsulant 40 may not be formed on the upper surface of the semiconductor chip 2, that is, the upper surface of the region where the glass 20 is attached by the dam 21. And since the dam 21 is formed in the lower surface of the said glass 20, the sealing material 40 does not penetrate.
이어서, 상기 회로기판(10) 하면에 형성된 랜드(13)에는 도전성 플레이트층(16) 예를 들면 솔더 플레이트층(16)을 형성하여 입출력 단자로 사용할 수 있도록 되어 있다. 따라서, 마더보드에는 상기 도전성 플레이트층(16)이 융착되어 반도체패키지(100,101)를 실장하게 된다.Subsequently, a conductive plate layer 16, for example, a solder plate layer 16, is formed on the land 13 formed on the lower surface of the circuit board 10 so as to be used as an input / output terminal. Accordingly, the conductive plate layer 16 is fused to the motherboard to mount the semiconductor packages 100 and 101.
한편, 상기 입출력단자로서 도2b에 도시된 반도체패키지(101)와 같이 랜드(13) 또는 상기 도전성 플레이트층(16)에 도전성 볼(17) 예를 들면 솔더볼을 융착하여 입출력단자로 사용할 수도 있다.On the other hand, as the input / output terminal, like the semiconductor package 101 shown in FIG. 2B, the conductive ball 17, for example, solder balls, may be fused to the land 13 or the conductive plate layer 16, and used as the input / output terminal.
도3a 내지 도3g는 본 발명에 의한 반도체패키지(100)의 제조 방법을 도시한 순차 설명도이다.3A to 3G are sequential explanatory diagrams showing the manufacturing method of the semiconductor package 100 according to the present invention.
먼저, 수지층(11)에 반도체칩(2)이 위치될 수 있도록 일정 크기의 캐비티(15)가 관통되어 형성되어 있고, 상기 수지층(11)의 상면에는 본드핑거(12)를 포함하는 회로패턴이 형성되고, 하면에는 랜드(13)를 포함하는 회로패턴이 형성되어 있으며, 상기 상, 하면의 회로패턴은 도전성 비아홀(14)에 의해 서로 연결된 회로기판(10)을 제공한다.First, a cavity 15 having a predetermined size penetrates the resin layer 11 so that the semiconductor chip 2 can be positioned, and a circuit including a bond finger 12 on the upper surface of the resin layer 11. A pattern is formed, and a circuit pattern including a land 13 is formed on a lower surface, and the upper and lower circuit patterns provide a circuit board 10 connected to each other by conductive via holes 14.
여기서, 상기 본드핑거(12) 및 랜드(13)를 제외한 모든 회로패턴의 표면에는 커버코트를 코팅할 수 있으며, 또한 전술한 바와 같이 상기 회로기판(10)은 써킷테이프 또는 써킷필름을 이용할 수도 있다.Here, a cover coat may be coated on the surface of all the circuit patterns except for the bond finger 12 and the land 13, and as described above, the circuit board 10 may use a circuit tape or a circuit film. .
계속해서 상기 회로기판(10)의 저면에 테이프(50)를 접착하여 일정 공간인 캐비티(15) 저면을 폐쇄시킨다.(도3a 참조)Subsequently, the tape 50 is adhered to the bottom surface of the circuit board 10 to close the bottom surface of the cavity 15, which is a predetermined space (see Fig. 3A).
물론, 상기 테이프(50)의 상면 전체는 접착층이 형성되어 있다.Of course, the adhesive layer is formed on the entire upper surface of the tape 50.
이어서, 상기 회로기판(10)의 캐비티(15) 저면의 테이프(50) 상면에 다수의 입출력패드(2a)가 형성된 반도체칩(2)을 접착한다.(도3b 참조)Subsequently, a semiconductor chip 2 having a plurality of input / output pads 2a formed thereon is bonded to the upper surface of the tape 50 on the bottom surface of the cavity 15 of the circuit board 10 (see FIG. 3B).
이때 상기한 바와 같이 테이프(50)의 상면 전체에는 접착층이 형성되어 있음으로써 반도체칩(2)이 쉽게 접착되며 소정의 열과 압력을 가하면 더욱 안정적으로 접착될 것이다.At this time, as described above, the adhesive layer is formed on the entire upper surface of the tape 50, so that the semiconductor chip 2 is easily adhered, and more stable adhesion is performed when a predetermined heat and pressure are applied.
이어서, 상기 반도체칩(2)의 상면 즉, 입출력패드(2a)가 형성된 영역의 내주연인 반도체칩(2) 상면에 댐(21)을 개재하여 투명체의 글래스(20)를 부착한다.(도3c 참조)Subsequently, the glass 20 of the transparent body is attached to the upper surface of the semiconductor chip 2, that is, the upper surface of the semiconductor chip 2, which is an inner circumference of the region where the input / output pad 2a is formed, via the dam 21 (FIG. 3C). Reference)
여기서, 상기 댐(21)은 필름 접착제 또는 양면 접착 테이프 등의 다양한 접착 물질을 사용할 수 있으며, 여기서 한정하는 것은 아니다.Here, the dam 21 may use various adhesive materials such as a film adhesive or a double-sided adhesive tape, but is not limited thereto.
한편, 상기 반도체칩(2) 접착 단계 전에 미리 반도체칩(2)의 상면에 댐(21)을 형성하고 글래스(20)를 부착함으로써, 글래스(20)가 부착된 반도체칩(2)을 상기 회로기판(10)의 캐비티(15) 내의 테이프(50)상에 접착할 수 있다. 이에 대한 자세한 설명은 후술한다.Meanwhile, the dam 21 is formed on the upper surface of the semiconductor chip 2 and the glass 20 is attached before the bonding step of the semiconductor chip 2, so that the semiconductor chip 2 with the glass 20 is attached to the circuit. It can be adhered to the tape 50 in the cavity 15 of the substrate 10. Detailed description thereof will be described later.
이어서, 상기 반도체칩(2)의 입출력패드(2a)와 회로기판(10)의 본드핑거(12)를 골드와이어 또는 알루미늄와이어 등의 도전성와이어(30)를 이용하여 전기적으로 접속한다.(도3d 참조)Subsequently, the input / output pad 2a of the semiconductor chip 2 and the bond finger 12 of the circuit board 10 are electrically connected using conductive wires 30 such as gold wire or aluminum wire. Reference)
계속해서, 상기 반도체칩(2)의 입출력패드(2a), 도전성와이어(30) 및 반도체칩(2)의 측면과 회로기판(10) 사이의 캐비티(15)를 봉지재(40)로 봉지한다.(도3e 참조)Subsequently, the input / output pad 2a of the semiconductor chip 2, the conductive wire 30, and the cavity 15 between the side surface of the semiconductor chip 2 and the circuit board 10 are sealed with an encapsulant 40. (See Figure 3e)
이때 상기 봉지재(40)는 금형을 이용한 에폭시 몰딩 컴파운드 또는 디스펜서를 이용한 액상 봉지재 등을 사용할 수 있다.In this case, the encapsulant 40 may be an epoxy molding compound using a mold or a liquid encapsulant using a dispenser.
또한 이때, 상기 글래스(20) 상면에는 봉지재(40)가 봉지되지 않토록 함이중요하다.In this case, it is important that the encapsulant 40 is not encapsulated on the upper surface of the glass 20.
계속해서, 상기 회로기판(10)의 랜드(13)에 도전성 플레이트층(16) 또는 도전성 볼(17)을 형성하여 입출력 단자를 구비한다.(도3f)Subsequently, a conductive plate layer 16 or a conductive ball 17 is formed in the land 13 of the circuit board 10 to provide an input / output terminal (FIG. 3F).
여기서, 상기 도전성 플레이트층(16) 또는 도전성 볼(17)은 일례로 솔더 플레이트층 또는 솔더볼을 이용할 수 있으며, 이를 한정하는 것은 아니다.Here, the conductive plate layer 16 or the conductive ball 17 may use a solder plate layer or a solder ball as an example, but is not limited thereto.
마지막으로, 상기 회로기판(10)의 저면에 접착된 테이프(50)를 제거함으로써 반도체칩(2)의 저면이 외부로 노출되도록 한다.(도3g)Finally, the bottom surface of the semiconductor chip 2 is exposed to the outside by removing the tape 50 adhered to the bottom surface of the circuit board 10 (FIG. 3G).
도4a 내지 도4d는 본 발명에 의한 반도체패키지(100,101)에서 반도체칩(2) 상면에 글래스(20)를 접착시키는 일례를 도시한 순차 설명도이다.4A to 4D are sequential explanatory views showing an example in which the glass 20 is adhered to the upper surface of the semiconductor chip 2 in the semiconductor packages 100 and 101 according to the present invention.
도시된 바와 같이 먼저, 상면에 다수의 입출력패드(2a)가 구비된 다수의 반도체칩(2)이 형성된 통상의 웨이퍼(w)를 제공한다.(도4a 참조)As shown, first, a conventional wafer w having a plurality of semiconductor chips 2 having a plurality of input / output pads 2a provided thereon is provided (see Fig. 4A).
이어서, 상기 각각의 반도체칩(2) 상면에 필름 접착제 또는 양면 접착 테이프 등으로 일정 높이의 댐(21)을 형성하되, 상기 입출력패드(2a)가 상기 댐(21)의 외주연에 위치하도록 한다.(도4b 참조)Subsequently, a dam 21 having a predetermined height is formed on the upper surface of each semiconductor chip 2 with a film adhesive or a double-sided adhesive tape, and the input / output pad 2a is positioned at an outer circumference of the dam 21. (See Figure 4b)
이어서, 상기 각 반도체칩(2)의 상면에 구비된 각각의 댐(21)에 투명체의 글래스(20)를 접착시켜 고정한다.(도4c 참조)Subsequently, the glass 20 of the transparent body is adhered to and fixed to each dam 21 provided on the upper surface of each of the semiconductor chips 2 (see FIG. 4C).
이어서, 상기 웨이퍼(w)에서 각각의 반도체칩(2)으로 각각 싱귤레이션하여 상면에 글래스(20)가 부착된 반도체칩(2)을 제공한다.(도4d 참조)Subsequently, each semiconductor chip 2 is singulated from the wafer w to provide a semiconductor chip 2 having a glass 20 attached to an upper surface thereof (see FIG. 4D).
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.As described above, although the present invention has been described with reference to the above embodiments, the present invention is not limited thereto, and various modified embodiments may be possible without departing from the scope and spirit of the present invention.
따라서, 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면 회로기판에 일정크기로 캐비티를 관통하여 형성시키고, 그 캐비티 내측에 반도체칩을 위치시킴으로써 전체적인 반도체패키지의 두께 및 크기 등을 축소시킴은 물론, 종래와 같이 회로기판에 계단형 턱 등을 형성할 필요가 없음으로써 반도체패키지의 생산비가 절감됨과 동시에 제조 공정이 단순해지는 효과가 있다.Therefore, according to the semiconductor package and the method of manufacturing the same according to the present invention, through the cavity formed in the circuit board to a certain size, by placing the semiconductor chip inside the cavity, the thickness and size of the overall semiconductor package, as well as, There is no need to form a stepped jaw on a circuit board as in the prior art, thereby reducing the production cost of the semiconductor package and at the same time simplifying the manufacturing process.
또한, 반도체칩의 저면이 외부로 직접 노출되어 있음으로써 반도체칩으로부터의 열을 외부로 용이하게 방출할 수 있는 효과가 있다.In addition, since the bottom of the semiconductor chip is directly exposed to the outside, heat from the semiconductor chip can be easily released to the outside.
Claims (11)
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0056413A KR100388290B1 (en) | 1999-12-10 | 1999-12-10 | semiconductor package and its manufacturing method |
| JP2000310702A JP2001185657A (en) | 1999-12-10 | 2000-10-11 | Semiconductor package and manufacturing method therefor |
| US09/734,832 US20010004128A1 (en) | 1999-12-10 | 2000-12-11 | Semiconductor package and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0056413A KR100388290B1 (en) | 1999-12-10 | 1999-12-10 | semiconductor package and its manufacturing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010055259A KR20010055259A (en) | 2001-07-04 |
| KR100388290B1 true KR100388290B1 (en) | 2003-06-19 |
Family
ID=19624767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1999-0056413A KR100388290B1 (en) | 1999-12-10 | 1999-12-10 | semiconductor package and its manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100388290B1 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010007997A (en) * | 2000-11-01 | 2001-02-05 | 김영선 | Image Sensor Plastic Package(ISPP) |
| KR100494666B1 (en) * | 2001-12-28 | 2005-06-13 | 동부아남반도체 주식회사 | connceting ccd image senser for csp semiconducter |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH08204050A (en) * | 1995-01-30 | 1996-08-09 | Nippon Chemicon Corp | Sealing structure of ccd module |
| JPH098074A (en) * | 1995-06-16 | 1997-01-10 | Fujitsu Ltd | Semiconductor device and its manufacture |
| US5696666A (en) * | 1995-10-11 | 1997-12-09 | Motorola, Inc. | Low profile exposed die chip carrier package |
| KR19980068021A (en) * | 1997-02-14 | 1998-10-15 | 황인길 | Printed circuit board and ball grid array semiconductor package including solder ball land forming method and structure thereof of printed circuit board for ball grid array (BGA) semiconductor package |
| KR19990036077A (en) * | 1995-08-02 | 1999-05-25 | 모리 가즈히로 | Solid-state imaging device and its manufacturing method |
-
1999
- 1999-12-10 KR KR10-1999-0056413A patent/KR100388290B1/en active IP Right Grant
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20010055259A (en) | 2001-07-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
Payment date: 20170602 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20180605 Year of fee payment: 16 |
|
| FPAY | Annual fee payment |
Payment date: 20190603 Year of fee payment: 17 |