KR100387338B1 - 플래시 메모리상에 1.8 및 3.0볼트 인터페이스를 자동 구성하는 구조 - Google Patents

플래시 메모리상에 1.8 및 3.0볼트 인터페이스를 자동 구성하는 구조 Download PDF

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Abstract

비휘발성 기록가능 메모리에 대한 저전력 인터페이스가 개시되어 있다. 인터페이스은 입력 버퍼(220) 및 출력 버퍼(224)를 포함한다. 입력 버퍼는 복수 쌍의 로직 레벨중에 하나를 갖는 입력 신호(118)를 수신한다. 입력 버퍼는 비휘발성 기록가능 메모리와 커플링되고, 비휘발성 기록가능 메모리와 동일한 전원공급기(116)에 커플링된다. 입력 버퍼는 비휘발성 기록가능 메모리에 의해 사용된 신호레벨로 수신된 입력 신호를 변환한다. 출력버퍼는 비휘발성 기록가능 메모리와 커플링되고, 입력 버퍼 및 비휘발성 기록가능 메모리로부터 다른 전원공급기(114)와 커플링된다. 출력 버퍼는 비휘발성 기록가능 메모리에서 입력신호와 동일한 신호레벨로 수신된 신호를 변환한다. 입력 버퍼 및 출력 버퍼는 상보형 금속-산화물 반도체(CMOS)기술과 호환가능한 로직레벨을 갖는 입력/출력 신호를 사용한다.

Description

플래시 메모리상에 1.8 및 3.0볼트 인터페이스를 자동 구성하는 구조{SELF-CONFIGURING 1.8 AND 3.0 VOLT INTERFACE ARCHITECTURE ON FLASH MEMORIES}
퍼스널 컴퓨터, 자동차 및 비행기 제어, 셀룰라 폰, 디지털 카메라, 및 휴대 통신 장치등의 많은 컴퓨터 시스템은 데이터 또는 코드 또는 양쪽 모두를 저장하는 비휘발성 기록가능 메모리를 사용한다. 상기 비휘발성 기록가능 메모리는 전기적 소거가능 프로그램가능 판독전용 메모리(EEPROM) 및 플래시 소거가능 및 전기적 프로그램가능 판독전용 메모리("플래시 EPROM" 또는 "플래시 메모리")를 포함한다. 비휘발성은 컴퓨터 시스템에서 전력이 제거된 때에도 컴퓨터 시스템이 데이터 및 코드를 보유하도록 하게 하는 이점이 있다. 따라서, 만약 시스템이 꺼진 후에도, 또는 전력 실패가 있더라도, 코드 또는 데이터 손실이 없다.
비휘발성 기록가능 메모리는 복수의 상호접속된 초대규모 집적(VLSI)회로를 종종 포함한다. 이러한 VLSI 회로는 회로에 인가된 2진 신호의 정규전압 스윙에 비례해서 전력을 손실시킨다. 산업표준 VLSI 상보형 금속-산화물-반도체(CMOS)회로는1.8볼트 및 3.0볼트인 입력/출력(I/O)신호의 두 레벨을 현재 사용한다. 일반적으로, 1.8볼트 신호레벨을 사용하는 회로에 있어서, 로직 로우 상태(로직"0")는 0볼트의 신호레벨로서 대표되고, 로직 하이 상태(로직"1")는 1.8볼트의 신호레벨로서 대표된다. 일반적으로, 3.0볼트 신호레벨을 사용하는 회로에 있어서, 로직 로우 상태(로직"0")는 0볼트의 신호레벨로서 대표되고, 로직 하이 상태(로직"1")는 3.0볼트의 신호레벨로서 대표된다. 따라서, VLSI CMOS 회로는 저전력 소비때문에, 디지털 회로에서의 사용에 인기가 있다. 3.0볼트 신호레벨을 사용하는 표준 CMOS 회로의 레일-대-레일 전압 스윙은 상기 회로가, 1.8볼트 신호레벨을 사용하는 CMOS 회로보다 큰 과다한 양의 전력 및 에너지를 손실하기 쉽기 때문에, 전력소비감소를 요구하는 응용에 있어서는 1.8볼트 CMOS 회로가 바람직하다.
많은 전자제품의 크기가 점차 작아짐에 따라서, 현재 많은 전자제품 설계자들은 전력소비 최소화를 추구하고 있다. 일반적으로, CMOS회로의 레일-대-레일 전압 스윙의 전체양의 감소는 전력소비를 감소하게 한다. 따라서, 누설전류인입이 없는 낮은 입력전압 스윙이 되도록 동작하는 전자 구조가 바람직하다. 그러나, 높은 신호레벨에서 동작할 때, 전력소비의 면에서 CMOS 회로의 임의의 응용이 실제적으로 더 효율적이다. 예를 들면, 1.8볼트 I/O 신호레벨 및 공급전압에서 작동되는 것과 비교했을 경우, 3.0볼트 I/O 신호레벨 및 공급전압에서 작동할 때, 비휘발성 기록가능 메모리 코어 회로로서 구성된 CMOS 회로는 더 좋은 전력효율을 갖는다. 높은 I/O 신호전압레벨에서의 증가된 효과는 비휘발성 기록가능 메모리에 의해 요구된 전하펌프의 결과이다. 따라서, 전자 시스템 구조개념은 비휘발성 기록가능 메모리 회로가 산업표준 1.8볼트 및 3.0볼트 CMOS I/O 신호레벨로 작동하고, 비휘발성 기록가능 메모리 코어 회로에 대한 최적 코어 공급전압을 사용하는 것이 바람직하다.
비휘발성 기록가능 메모리를 결합한 종래 전자시스템의 설계자는 1.8볼트 I/O 신호레벨 및 공급전압에서 전체 시스템을 구동함으로써, 전체 시스템 전력소비 감소를 시도해 왔다. 이것은 비휘발성 기록가능 메모리를 제외한 시스템의 전력소비효율을 증가시켰다. 그러나, 1.8볼트 I/O 신호레벨에서 구동하는 비휘발성 기록가능 메모리 코어 메모리 회로는 감소된 전력소비효율을 가진다. 따라서, 전체 전자 시스템의 효율을 효과적으로 최대화하기 위해서 주위 시스템 CMOS 회로가 1.8볼트 I/O 신호레벨에서 동작하는 반면, I/O 인터페이스 버퍼는 비휘발성 기록가능 메모리 코어 메모리 회로가 3.0볼트 I/O 신호레벨에 동작되게 하도록 요구받는다. 3.0볼트 I/O 정규신호레벨은 대략 2.7볼트 내지 3.6볼트 범위에 있을 수 있다.
종래 I/O 인터페이스 회로의 설계자는 3.0볼트 I/O 신호레벨에서 비휘발성 기록가능 메모리 코어 메모리 회로를 구동시키는 동안, 1.8볼트 I/O 신호레벨버퍼를 사용하는 시도를 하였다. I/O 인터페이스의 입력버퍼 부분에 관해, 종래 CMOS 입력버퍼는 공급전압에 어느정도 허용가능한 규격내에서 또는 동일한 입력 하이 신호레벨을 가진다. 1.8볼트 I/O 신호레벨 입력버퍼에 대해, 입력 하이 값은 전형적으로 3.0볼트의 입력버퍼 공급전압보다 실질적으로 낮다. 입력 하이 전압 신호레벨과, 코어 공급전압이 되는 입력버퍼 공급전압 사이의 차이는 전류 누설 및 입력버퍼의 불안정한 동작의 원인이 된다.
더욱이, 전류 누설문제는 I/O 인터페이스 회로 사용의 적응성을 제한한다.이것은 공급전압과 입력 하이 전압신호레벨 사이의 차이가 있으면 언제든지, 전류누설이 있기 때문이다. 따라서, 1.8볼트 I/O 신호레벨로 동작하도록 구성된 입력버퍼는 3.0볼트 I/O 신호레벨을 사용하는 시스템에서는 사용될 수 없고, 역으로, 3.0볼트 I/O 신호레벨로 동작하도록 구성된 입력버퍼는 1.8볼트 I/O 신호레벨을 사용하는 시스템에서는 사용될 수 없다. 이것은 각각의 1.8볼트 및 3.0볼트 I/O 신호레벨 시스템에서 사용가능하도록 만들기위한 분리입력버퍼 구성을 요구한다. 더욱이, 일단, 1.8볼트 입력 신호레벨에서 동작하도록 회로가 구성되었으면, 사용자는 더 높은 3.0볼트 CMOS 입력신호레벨에서 구동하는 선택은 갖지 못한다.
종래 I/O 인터페이스 회로의 설계자는 3.0볼트 신호레벨에서 동작하는 비휘발성 기록가능 메모리 코어 메모리 회로에 대한 분리 전원공급기, 및 1.8볼트 입력버퍼에 대한 전원공급기를 사용하여 이러한 전류누설 문제의 해결을 시도해 왔다. 이것은, 비휘발성 기록가능 메모리를 사용하는 많은 전자응용에 의해 부과되는 크기 및 무게의 제한으로 인하여 하나 이상의 전원공급기를 사용할 수 없다는 점에서 문제가 된다.
I/O 인터페이스의 출력버퍼 부분에 관하여, 종래의 CMOS 출력버퍼는 공급 전압에 어느 정도 허용가능한 규격내에서 또는 동일한 출력 하이 신호레벨을 구동시키는, p-채널 CMOS 구동기 또는 전압 레벨 풀업을 가진다. 1.8볼트 I/O 신호 레벨 출력버퍼에 대하여, 저전압 전원공급기는 전압출력 하이 레벨을 구동시킴에 있어서의 부하 요구 및 더 높은 출력 속도를 충족시키는 내부구동 능력을 제한시킨다.
특별 응용에서 현저한 역충격을 갖는 종래 I/O 회로에서 발견되는 또 다른제한은 회로구성에 의해 생성된 전기적 잡음이다. 단일 전원공급기를 사용하는 종래 기술 구성에 있어서, 인터페이스 회로 입력버퍼, 비휘발성 기록가능 메모리 코어 메모리 회로, 및 시스템의 인터페이스 회로 출력버퍼는 동일한 전원공급기 출력에 모두 접속된다. I/O 및 비휘발성 기록가능 메모리 코어 회로에 대해 분리 전원공급기를 사용하는 종래기술 구성에 있어서, 입력버퍼 및 출력버퍼는 동일한 전원공급기 출력에 접속된다. 따라서, 양쪽 구성에 있어서, 입력 및 출력사이의 절연은 동일한 전원공급기 출력에 접속된 입력 및 출력을 가짐으로써 감소된다. 이러한 구성은 시스템의 잡음여유도를 현저하게 감소시킨다. 시스템이 1.8볼트 I/O 신호레벨에서 동작할 때, 이 신호레벨에서 잡음 여유가 감소되기 때문에, 이러한 문제가 합성된다. 이 잡음은 수행시에, 특히 셀룰라 폰 응용에 있어서 현저한 역충격을 가질 수 있다.
발명의 개요
비휘발성 기록가능 메모리에 대한 저전력 인터페이스가 개시되어 있다. 저전력 인터페이스는 복수 쌍의 로직레벨중 하나를 갖는 입력신호를 수신한다. 저전력 인터페이스는 입력신호를 입력신호의 로직레벨 쌍과 다른, 한 쌍의 로직레벨로 변환한다. 저전력 인터페이스는 입력신호와 동일한 쌍의 로직레벨로 출력신호를 제공한다.
신호가 복수 쌍의 로직레벨을 가질 때의 비휘발성 기록가능 메모리와 연관된 신호를 처리하는 방법이 개시되어 있다. 방법은, 입력신호의 제 1 쌍의 로직레벨이 제 2 쌍의 로직레벨과 다를 때, 비휘발성 기록가능 메모리 입력신호의 제 1 쌍의 로직레벨을 제 2 쌍의 로직레벨로 변환하는 단계를 포함한다. 추가로, 방법은, 출력신호의 제 2 쌍의 로직레벨이 제 1 쌍의 로직레벨과 다를 때, 비휘발성 기록가능 메모리 출력신호의 제 2 쌍의 로직레벨을 제 1 쌍의 로직레벨로 변환하는 단계를 포함한다.
본 발명의 다른 특징과 이점은 첨부된 도면 및 상세한 설명 및 다음에 따라오는 부가된 청구항으로부터 명백해 질 것이다.
본 발명은 비휘발성 기록가능 메모리를 포함한 시스템에 관한 것이다. 더 특별하게, 본 발명은 비휘발성 기록가능 메모리 디바이스를 전자 시스템응용에 인터페이싱하는 것에 관한 것이다.
본 발명은 예를 드는 방법으로 설명되었고, 첨부된 도면의 그림에 제한이 없고, 동일한 요소는 동일한 참조로 나타내었다.
도 1은 비휘발성 기록가능 메모리를 포함한 시스템 레벨응용의 블록도,
도 2는 비휘발성 기록가능 메모리의 블록도,
도 3은 실시예의 비휘발성 기록가능 메모리에 공급된 전원공급기 조합도,
도 4는 실시예의 비휘발성 기록가능 메모리의 인터페이스 회로 입력버퍼의 구조도,
도 5는 실시예의 비휘발성 기록가능 메모리의 인터페이스 회로 출력버퍼의 구조도,
도 6은 대안 실시예의 비휘발성 기록가능 메모리의 인터페이스 회로 출력버퍼의 구조도.
다중 CMOS 입력/출력 신호레벨 상세규격을 자동 구성하는 비휘발성 기록가능 메모리 인터페이스 회로는 저전력소비를 제공하고, 공통코어 전원공급기를 사용하는 동안 양쪽 신호레벨에 전류누설을 방지한다. 저전력 인터페이스는 다중 CMOS 입력/출력(I/O) 신호레벨을 자동 구성하는 비휘발성 기록가능 메모리를 제공한다.
도 1은 비휘발성 기록가능 메모리를 포함한 시스템 레벨 응용의 블록도를 도시한다. 이 응용은 마이크로제어기 또는 디지털 신호 프로세서(102) 및 시스템 구성요소(104-108)를 포함한다. 시스템 구성요소(104-108)는 시스템(100)의 임의의 다른 전자구성요소가 될 수 있어, 예를 들면, 스태틱 RAM(SRAM), EPROM, EEPROM과 같은 추가 메모리구성요소 등을 포함할 수 있다. 마이크로제어기(102)는 어드레스 라인(118) 및 입력/출력(I/O) 데이터 라인(120)을 경유하여, 비휘발성 기록가능 메모리(110)와 통신한다. 단일 전원공급기(112)의 제 1 출력은 1.8볼트 전원공급기(VCCQ)(114)를 시스템 마이크로제어기(102) 및 시스템구성요소(104-108) 뿐만 아니라 비휘발성 기록가능 메모리(110)의 인터페이스 회로에 공급한다. 전원공급기(112)의 제 2 출력은 2.7볼트 공급(VCC)(116)을 비휘발성 기록가능 메모리(110)의 코어 메모리 회로에 제공한다.
도 2는 비휘발성 기록가능 메모리(110)의 블록도이다. 이 실시예는 코어 메모리 회로(222) 및 인터페이스 회로로 구성된 비휘발성 기록가능 메모리(110)를 설명한다. 코어 메모리 회로(222)는 커맨드 레지스터, 기록 상태 머신, 분해능 회로, 판독/기록 회로, 및 메모리 셀 어레이(도시생략)등을 포함한다. 인터페이스 회로는 1.8/3.0볼트 입력 버퍼(220) 및 1.8/3.0 볼트 출력 버퍼(224)로 구성된다.
전자시스템은 입력 버퍼(220)에 커플링된 제어라인(118) 및 어드레스를 가진비휘발성 기록가능 메모리(110)에 커플링된다. 입력 버퍼(220)는 코어 메모리 회로(222)에 커플링된다. 코어 메모리 회로(222)는 출력 버퍼(224)에 커플링된다. 출력 버퍼(224)는 I/O 데이터 라인(120)을 사용하여, 전자 시스템에 커플링된다.
전원공급기접속에 대해서, 입력 버퍼(220) 및 코어 메모리 회로(222)는 VCC 전원공급기출력(116)에 각각 커플링된다. 출력 버퍼(224)는 VCCQ 전원공급기출력(114)에 커플링된다. VCC 전원공급기출력(116) 및 VCCQ 전원공급기출력(114)은 조합하여 비휘발성 기록가능 메모리(110)가 있는 전자시스템 및 비휘발성 기록가능 메모리(110)에 전력공급한다.
도 3은 VCC 전원공급기출력(116) 및 VCCQ 전원공급기출력(114)에 의해, 실시예의 비휘발성 기록가능 메모리 회로에 공급되는 전원공급기조합(300)을 도시한다. 입력버퍼(220)와 출력버퍼(224)를 포함한, 실시예의 비휘발성 메모리 회로의 인터페이스 회로는 복수의 세트의 신호레벨로 동작하도록 자동 구성한 것이다. 이들 신호레벨은 일반적으로 상보형 금속-산화물 반도체(CMOS)기술과 호환가능하다. 예를 들면, 비휘발성 기록가능 메모리 회로는 1.8볼트 또는 3.0 볼트인 신호레벨을 갖는 신호를 사용할 수 있다. 1.8볼트 신호레벨을 사용할 때는, 로직 로우 상태(로직"0")가 0볼트의 신호레벨로 대표되고, 로직 하이 상태(로직"1")는 1.8볼트의 신호레벨로 대표된다. 3.0볼트 신호레벨을 사용할 때는, 로직 로우 상태(로직"0")는 0볼트의 신호레벨로 대표되고, 로직 하이 상태(로직"1")는 3.0볼트의 신호레벨로 대표된다.
도 2 및 3을 참조로, 입력버퍼(220)와 출력버퍼(224)를 포함한 인터페이스 회로가 1.8볼트 CMOS신호(302) 사용용으로 구성될 때, 입력 버퍼(220) 및 코어 메모리 회로(222)로의 VCC 전원공급기출력(116)은 대략 2.7 내지 2.85볼트(306)의 범위안에 있고, 출력 버퍼(224)로의 VCCQ 전원공급기출력(114)은 대략 1.8 내지 2.2볼트(306)의 범위안에 있다. 입력 버퍼(220)와 출력 버퍼(224)를 포함한 인터페이스 회로가 3.0볼트 CMOS신호(312)를 사용하여 구성될 때, 입력 버퍼(220) 및 코어 메모리 회로(222)로의 VCC 전원공급기출력(116)은 3.0볼트(316)와 실질적으로 동일하고, 출력 버퍼(224)로의 VCCQ 전원공급기출력(114)은 3.0볼트(314)와 실질적으로 동일하다.
도 4, 5 및 6은 실시예의 비휘발성 기록가능 메모리의 인터페이스 회로 입력버퍼 및 출력버퍼를 도시한다. 도면에서, 모든 트랜지스터는 p-채널 디바이스를 가르키는 게이트에 버블을 가진 CMOS타입으로 만들어지며, 게이트에 버블은 여기에서는 S 디바이스로서 언급되는 것이며, 게이트에 버블이 없으면 n-채널 디바이스를 가르킨다. 이 안에 설명된 회로는 CMOS 디바이스로 제한되지 않는 것이 쉽게 명백해진다. 더욱, 이 안에 인용된 모든 값은 대략적인 것으로; 인용된 값에 대한 범위의 값이 응용가능한지가 고려된다.
도 4는 실시예의 비휘발성 기록가능 메모리의 인터페이스 회로 입력버퍼 (400)를 도시한다. 입력버퍼(400)는 전자 시스템 마이크로제어기 또는 프로세서로부터 어드레스 형식으로 입력(470)을 수신한다. 입력(470)은 인버터(415)를 형성한 두개의 트래지스터(412,414)의 게이트에 수신된다. 트랜지스터(412)는 노드(452)에서, n-채널 디바이스인 트랜지스터(414)에 커플링된 드레인을 갖는 p-채널 디바이스이다. 트랜지스터(412)는 노드(450)에서 S-디바이스(410)의 소스에 커플링된 소스를 가진다. S-디바이스(410)의 게이트 및 드레인은 인에이블 스위치 디바이스를 사용하여 VCC 전원공급기출력(116)에 커플링된다.
S-디바이스(410)는 표준 n-채널 CMOS 디바이스의 임계전압보다 낮은 임계전압을 제공하도록 특별히 도핑된 높은 트랜스컨덕턴스 n-채널 트랜지스터이다. 일실시예에서, S-디바이스는 대략 0.3볼트의 임계전압을 갖도록 도핑된다.
인버터(415)는 노드(452)에서 입력버퍼 구동기(418)에 커플링된다. 입력버퍼 구동기(418)는 입력 인버터(415)와 전자 구조상 동일한 인버터이다. 입력버퍼 구동기(418)의 출력은 p-채널 디바이스(416)의 게이트에 커플링된다. p-채널 디바이스(416)의 소스는 VCC 전원공급기(116)에 커플링된다. p-채널 디바이스(416)의 드레인은 노드(454)에서 입력버퍼 구동기(418)의 입력에 커플링된다. 입력버퍼 구동기(418)의 출력은 입력버퍼회로(400)의 출력(480)이다.
CMOS 디바이스를 가로지른 게이트 구동은, 디바이스의 소스에 있는 전압과 게이트에 있는 전압과의 차이, 즉 Vgs로 불리는 전압차에 관계되어 설명된다. "온" 또는 "오프"와 같은 트랜지스터 상태는 Vt 및 Vgs로서 불리는, 디바이스의 임계전압 사이의 관계에 의해 결정된다. 따라서, 디바이스는 Vgs가 Vt보다 클때 "온"으로 간주되며, Vgs가 Vt보다 작을때 "오프"로 간주된다.
입력버퍼(400)의 동작을 분석함에 있어서, 입력버퍼(400)는 S 디바이스(410)의 결과로서 전류 누설없이 1.8볼트 및 3.0볼트 양쪽 신호레벨을 사용하여 자동으로 구성된다. 입력버퍼(400)의 동작에 있어서, 전원공급기출력(116)에서 접지(499)로의 전류경로로 인하여 디바이스 (412,414)가 "온"에 있을 때 누설전류가 생긴다. 따라서, 누설전류가 흐르는 것을 막기 위해서는 디바이스(412,414)중에 하나가 "오프"로 되어야 한다. "오프"로 된 디바이스에 대해, 디바이스의 Vgs는 디바이스의 Vt보다 작아야 한다. 트랜지스터(412)와 같은 p-채널 디바이스의 Vt는 대략 1 볼트이다. 따라서, Vgs는 디바이스가 "오프"이도록 하기 위해서는 대략 1볼트보다 작아야 한다.
1.8볼트 입력 신호레벨로 동작하는 입력버퍼(400)의 분석은 다음과 같다. 1.8볼트 I/O 구성에 있어서, VCC 전원공급기출력(116)은 대략 2.7볼트이다. S 디바이스(410)의 Vt는 대략 0.3볼트이다. S 디바이스(410)의 임계값을 따라 2.7볼트 전원공급기출력(116)에 인가된 0.3볼트 강하는 디바이스(412)의 드레인, 노드(450)에 대략 2.4볼트의 전압을 생기게 한다. 입력(470)에 수신된 로직 하이 신호는 디바이스(412)의 게이트에 대략 1.8볼트의 신호레벨을 생기게 한다. 1.8 볼트의 게이트전압 및 2.4볼트의 소스 전압은 대략 0.6볼트의 Vgs를 생기게 한다. 0.6볼트의 Vgs는 p-채널 디바이스(412)에 대하여 대략 1.0볼트의 Vt보다 작아, 디바이스(412)는 "오프"가 된다. 디바이스(412)가 "오프"이므로, 전원공급기출력(116)에서 접지(499)로의 직접 전류경로가 없고, 따라서, 입력버퍼(400)가 1.8볼트 I/O 신호레벨로 동작할 때, 누설전류의 흐름이 없다.
3.0볼트 입력 신호레벨로 동작하는 입력버퍼(400)의 분석은 다음과 같다. 3.0볼트 I/O 구성에 있어서, VCC 전원공급기출력(116)은 대략 3.0볼트이다. S 디바이스(410)의 Vt는 대략 0.3볼트이다. S 디바이스(410)의 임계값을 따라 3.0볼트전원공급기출력(116)에 인가된 0.3볼트 강하는 대략 2.7볼트의 전압을 노드(450)에 생기게 한다. 입력(470)에 수신된 로직 하이 전압신호는 디바이스(412)의 게이트에서 대략 3.0볼트의 신호레벨을 생기게 한다. 3.0볼트의 게이트전압 및 2.7볼트의 소스 전압은 대략 0.3볼트의 Vgs를 생기게 한다. 0.3볼트의 Vgs는 p-채널 디바이스(412)에 대하여 대략 1.0볼트의 Vt보다 작아, 디바이스(412)는 "오프"가 된다. 디바이스(412)가 "오프"이므로, 전원공급기출력(116)에서 접지(499)로의 직접 전류경로가 없고, 따라서, 입력버퍼(400)가 3.0볼트 I/O 신호레벨로 동작할 때, 누설전류의 흐름이 없다.
따라서, 입력버퍼(400)는 사용자에 의한 재구성요구없이도 1.8볼트 및 3.0볼트 I/O 신호레벨 모두에서 동작할 수 있다; 입력버퍼(400)는 한쪽의 입력신호레벨 구성에 자동 응답한다. 1.8볼트 또는 3.0볼트 입력신호레벨 중의 하나에서 동작하는 동안, 입력버퍼(400)는 비휘발성 기록가능 메모리 코어 메모리 회로와 동일한 전원공급기출력(116)전압으로 기능을 한다. 한쪽 신호레벨에서 동작하는 동안, S-디바이스(410)의 특정임계전압때문에, 전류누설이 없다. S-디바이스(410)의 임계전압은 VCC전원공급기(116)전압을 입력버퍼(400) 인버터(415)로 강하시켜, 입력(470)이 로직 하이 상태에 있을 때, 입력버퍼 스테이지의 모든 트랜지스터는 "오프"에 있다. 특정임계 S-디바이스(410)의 선택은, 이것의 임계전압의 결과로서 유도된 전압강하가 입력버퍼(400)에 p-채널 디바이스(412)를, 1.8볼트 또는 3.0볼트 신호레벨 모두에서 입력전압 규격의 범위내에서, 완전히 "오프"로 변하기 때문에 중요하다.
입력버퍼 구동기(418) 및 입력버퍼(400)의 귀환 풀-업 디바이스(416)는 입력(470)에서 수신된 신호의 레벨을 대략 2.7볼트의, 비휘발성 기록가능 메모리 코어 메모리 회로의 내부동작신호레벨로 변환하는 기능을 한다. 입력버퍼 구동기(418)는 n-채널 및 p-채널 디바이스로 구성된 인버터(415)와 유사한 전기 구성을 갖는다. 결과적으로, 인버터(415)에 대하여 이전에 논의된 누설 전류에 관한 동일한 문제를 입력버퍼 구동기(418)에 응용한다.
이전 분석에서 도시된 바와같이, 입력버퍼(400)가 1.8볼트 I/O신호레벨에서 동작될 때, 노드(450)에서의 전압은 2.4볼트이다. 이것은, 로직 하이 신호가 입력(470)에서 수신될 때, 노드(452, 454)에서 2.4볼트의 전압이 생기도록 한다. 2.4볼트 신호는 입력버퍼 구동기(418)을 통해 0볼트 신호로서 귀환된다. 0볼트 신호는 트랜지스터(416)의 게이트에 인가된다. 트랜지스터(416)의 소스가 VCC전원공급기출력(416)에 커플링되기 때문에, 트랜지스터(416)의 소스에 있는 전압은 대략 2.7볼트이다. 따라서, 트랜지스터(416)의 Vgs는 p-채널 디바이스에 대한 대략 1.0볼트의 Vt보다 더 크게 되어, 트랜지스터(416)는 "온"이 된다. 트랜지스터(416)가 "온"에 있어서, 노드(454)에 전압이 2.7볼트로 승압된다. 입력버퍼 구동기(418)의 p-채널 디바이스의 소스가 2.7볼트 VCC 전원공급기출력에 커플링되기 때문에, 입력버퍼 구동기(418)의 입력에서 2.7볼트 신호레벨의 존재는, 디바이스가 "오프"로 되는, 0볼트 입력버퍼 구동기(418)의 p-채널 디바이스의 Vgs를 생기게 한다. 디바이스(412)가 "오프"이므로, 전원공급기에서 접지로의 직접 전류경로가 없고, 따라서, 입력버퍼(400)가 1.8볼트 I/O 신호레벨에서 동작할 때, 입력버퍼 구동기(418)에서누설전류가 흐를 수 없다.
이전 분석에서 도시된 바와같이, 입력버퍼(400)가 3.0볼트 I/O신호레벨에서 동작될 때, 노드(450)에서의 전압은 2.7볼트이다. 이것은, 로직 하이 신호레벨이 입력(470)에서 수신될 때, 노드(452, 454)에서 2.7볼트의 전압이 생기게 한다. 2.7볼트 신호는 입력버퍼 구동기(418)를 통해 0볼트 신호로서 귀환된다. 0볼트 신호는 트랜지스터(416)의 게이트에 인가된다. 트랜지스터(416)의 소스가 VCC전원공급기출력 (416)에 커플링되기 때문에, 트랜지스터(416)의 소스에 있는 전압은 대략 2.7볼트이다. 따라서, 트랜지스터(416)의 Vgs는 p-채널 디바이스의 대략 1.0볼트의 Vt보다 더 크게 되어, 트랜지스터(416)가 "온"으로 된다. 트랜지스터(416)가 "온"에 있어서, 노드(454)에 전압이 2.7볼트에서 유지된다. 입력버퍼 구동기(418)의 p-채널 디바이스의 소스가 2.7볼트 VCC 전원공급기출력에 커플링되기 때문에, 입력버퍼 구동기(418)의 입력에서 2.7볼트 신호레벨의 존재는, 디바이스가 "오프"로 되는, 0볼트 입력버퍼 구동기(418)의 p-채널 디바이스의 Vgs를 생기게 한다. 디바이스(412)가 "오프"이므로, 전원공급기에서 접지로의 직접 전류경로가 없고, 따라서, 입력버퍼(400)가 3.0볼트 I/O 신호레벨에서 동작할 때, 입력버퍼 구동기(418)에서 누설전류가 흐를 수 없다.
도 5는 실시예의 비휘발성 기록가능 메모리의 인터페이스 회로 출력버퍼(500)의 구조를 도시한다. 출력버퍼(500)는 비휘발성 기록가능 메모리 코어 메모리 회로로부터 데이터 형식으로 입력(506)을 수신한다. 입력은 두개의 인버터(502,504)의 게이트에서 수신된다. 두개의 인버터(502,504) 각각은, 전술한 바와같이, VCC전원공급기출력(116)에 커플링되고, 함께 커플링된 n-채널 및 p-채널 디바이스로 구성되어 있다. 인버터(502,504) 각각은, 입력버퍼(400)의 인버터(415)에 관하여 전술한 바와 같은 기능을 한다. 인버터(504)는 노드(530)에서 n-채널 트랜지스터(509)의 게이트에 커플링된다. 트랜지스터(509)의 소스는 출력버퍼(500)의 출력(508)에 커플링된다. 인버터(504)는 트랜지스터(509)로 전압출력 로우 레벨신호를 구동시킨다.
인버터(502)는 노드(532)에서 p-채널 트랜지스터(516)의 게이트에 커플링된다. 인버터(502)는 또한 노드(532)에서 인버터(503)의 입력에 커플링된다. 입력(503)의 출력은 S 디바이스(510)의 게이트에 커플링된다. S 디바이스(510)의 특성은 전술한 S 디바이스와 동일하다. p-채널 트랜지스터(516) 및 S 디바이스(510) 양쪽의 소스는 VCCQ 전원공급기출력(114)에 커플링된다. VCCQ 전원공급기출력(114)은 전술한 바와 같다. p-채널 트랜지스터(516) 및 S 디바이스(510) 양쪽의 드레인은 출력버퍼(500)의 출력(508)에 커플링된다. 인버터(502)는 p-채널 트랜지스터(516) 및 S 디바이스(510)의 병렬조합으로 전압출력 하이 레벨신호를 구동한다.
1.8볼트 I/O 신호레벨로 동작하는 출력버퍼(500)의 분석은 다음과 같다. 1.8볼트 I/O 구성에 있어서, VCC 전원공급기출력(116)은 대략 2.7볼트이다. 출력버퍼(500)의 입력(506)에서 로직 하이 상태신호는 노드(532), p-채널 트랜지스터(516)의 게이트, 및 인버터(503)의 입력에서 로직 로우 상태신호를 생기게 한다. p-채널 트랜지스터(516)의 게이트에서 로직 로우 상태신호는 p-채널 트랜지스터(516)를 "온"이 되게 하고, VCCQ 전원공급기출력(114)은 p-채널 트랜지스터(516)를 통해 출력 (508)을 구동한다. 동시에, 인버터(503)의 입력에서 로직 로우 상태신호는 인버터(503)에 의해 로직 하이 상태신호로 변환된다. S 디바이스(510)를 "온"이 되게 하고, VCCQ 전원공급기출력(114)이 S 디바이스(510)를 통해 출력(508)을 동시에 구동하게 함으로써, 로직 하이 상태신호는 S 디바이스(510)의 게이트에 커플링된다.
1.8볼트 신호레벨로 출력(508)을 구동할 때 출력버퍼(500)의 동작을 분석함에 있어서, p-채널 트랜지스터(516) 및 S 디바이스(510)는 대략 1.8볼트의 전압레벨을 제공하는 VCCQ 전원공급기출력(114)에 커플링된다. 커패시티브 효과의 결과로서, p-채널 트랜지스터(516)는 단독으로, 1.8볼트 전압출력 하이 레벨의 구동에 연관된 부하 및 고속의 출력 요구를 충족시키기 위한 내부구동능력에서 제한을 받는다. 이것은 p-채널 트랜지스터(516)의 높은 임계전압(대략 1볼트)이 1.8볼트 전원의 구동 전위를 대략 1.8볼트로 제한하기 때문이다. 따라서, 특정하게 도핑된 S 디바이스(510)의 낮은 임계전압(대략 0.3볼트) 및 높은 트랜스컨덕턴스는 대략 1.5볼트의 하이 레벨로 출력전압을 가능한한 빠르게 구동하도록 요구받는다. 대략 1.5볼트의 전압레벨에 도달된 후, S 디바이스(510)가 차단한다. S 디바이스(510) 차단은 병렬 p-채널 트랜지스터(516)가 1.8볼트의 유지전압 출력 하이 레벨을 구동 및 유지하도록 하게 한다.
분리 VCC(116) 및 VCCQ(114) 전원공급기출력의 출력버퍼(500)에 접속은 출력버퍼(500)가 1.8볼트 및 3.0볼트 CMOS I/O 신호레벨 양쪽으로 작동할 수 있도록 하게 한다. 더욱이, 분리 접속(116,114)은 비휘발성 기록가능 메모리 코어 메모리 회로 공급전압이 출력버퍼(500) 공급전압과 무관하도록 하게 한다. 따라서, 분리 전원공급기접속은, 낮은 I/O 신호전압레벨을 사용할 때 감소된 잡음 마진때문에 중요한 입력 및 출력버퍼 사이에 절연, 및 최고 가능한 잡음여유도를 허용한다.
도 6은 대안의 실시예에 비휘발성 기록가능 메모리의 인터페이스 회로 출력버퍼(600)의 구조를 도시한다. 인버터(502,504), 및 p-채널 트랜지스터(516) 및 S 디바이스(510)의 병렬조합은 도 5의 출력버퍼(500)에 관하여 전술한 바와 같은 동일한 기능을 갖는다. 그러나, 회로제조 공정에서의 공정스큐때문에, 많은 특정한 응용을 사용하여 회로를 바로잡는 것이 바람직하다. 출력버퍼(600)의 추가 구성요소(602-612)는 출력버퍼(600)가 특별 응용에서의 잡음 및 속도에 있어 향상되도록 한다.
출력버퍼(600)의 추가 구성요소(602-612)는 S 디바이스(510)와 병렬인 두개의 추가 S 디바이스(602,604)를 포함한다. 두 S 디바이스는 단지 실시예에서만 도시된 것이고, S 디바이스(510)와 병렬로 사용된 S 디바이스의 수는 2개로 제한되지 않는다. 추가 S 디바이스(602,604)는 출력신호가 VCCQ 전원공급기출력(114)의 레벨에 도달하는 속도를 증가시킨다. 결과적으로, 병렬의 S 디바이스가 많을수록 VCCQ 전원공급기출력(114)의 레벨에 더 빨리 도달한다.
더욱이, 출력버퍼(600)의 추가 구성요소는 NOR 로직 게이트(606,608), 내용 어드레스화 메모리(610), 및 스위치(612)를 포함한다. 추가 구성요소(608-612)는 추가 S 디바이스(602,604)의 선택적으로 활성화하게 하여, 특정한 회로 응용을 선택적으로 바로잡게 한다. 내용 어드레스화 메모리(610)는 복수의 비휘발성 기록가능 메모리 코어 메모리 셀로 구성된다. 코어 메모리 셀의 내용은 NOR 로직 게이트(606,608)를 사용함으로써, 인버터(502)의 출력을 추가 S 디바이스(602,604)의 게이트에 선택적으로 커플링하게 한다. 따라서, 특정한 회로 응용이 회로의 용량성 및 유도성에 있어 변경을 생기게 한다면, 특별 응용의 출력버퍼에서 사용된 복수의 S 디바이스는 반작용을 극복하도록 프로그램가능하게 변경될 수 있다. 따라서, 출력버퍼의 잡음 파라미터 및 속도는 응용간의 비교 상수로서 유지될 수 있다. 따라서, 다중 CMOS I/O 신호레벨로 자동 구성하는 비휘발성 기록가능 메모리에 대한 저전력 인터페이스가 제공된다.
비록 상세한 설명은 플래시 EPROM을 사용하여 실시예를 설명하였지만, 본 발명은 EPROM, EEPROM, 플래시 메모리 등을 포함한, NOR, NAND, AND, 분할 비트선 NOR(DINOR), 강유전 RAM(FRAM)과 같은 기술을 포함하여 임의의 비휘발성 기록가능 메모리로 사용될 수 있다. 본 발명은 특정 실시예에 대해 설명되어 있지만, 청구항에 설명된 바와 같이, 본 발명의 범주 및 진의에 어긋남이 없이 다양한 변경과 수정으로 이들 실시예를 만들수 있음이 명백할 것이다. 따라서, 명세서 및 도면은 제한적인 의미보다 더 예시적으로 간주되어 진다.

Claims (27)

  1. 각 쌍의 로직레벨이 로직 하이 신호 및 로직 로우 신호를 포함하는 복수 쌍의 로직레벨중 하나를 갖는 입력신호를 수신하고, 상기 입력신호를 비휘발성 메모리내의 회로에 사용하기 위하여 제 1 쌍의 로직레벨로 변환하는 저전력 인터페이스를 갖는 상기 비휘발성 메모리에 있어서,
    상기 저전력 인터페이스는 상기 입력신호와 동일한 쌍의 로직 레벨로 출력신호를 제공하고, 상기 저전력 인터페이스는,
    상기 비휘발성 메모리 및 제 1 전원공급기의 출력부에 커플링되고, 제 2 쌍의 로직레벨을 갖는 입력신호를 받아들이는 입력버퍼; 및
    상기 비휘발성 메모리 및 제 2 전원공급기의 출력부에 커플링되고, 상기 제 2 쌍의 로직레벨을 갖는 출력신호를 제공하는 출력버퍼를 포함하고 있으며, 상기 제 2 쌍의 로직레벨의 로직 하이 신호는 상기 제 1 쌍의 로직레벨의 로직 하이 신호와 상이한 전압레벨인 것을 특징으로 하는 비휘발성 메모리.
  2. 삭제
  3. 제 1 항에 있어서, 상기 제 1 및 제 2 쌍의 로직레벨의 로직 하이 신호 및 로직 로우 신호의 전압레벨은 상보형 금속-산화물 반도체(CMOS)기술의 신호레벨과 양립가능한 것을 특징으로 하는 비휘발성 메모리.
  4. 삭제
  5. 제 1 항에 있어서, 상기 입력버퍼는 상기 입력신호의 제 2 쌍의 로직레벨을 상기 제 1 쌍의 로직레벨로 변환하는 것을 특징으로 하는 비휘발성 메모리.
  6. 제 1 항에 있어서, 상기 제 1 쌍의 로직레벨의 로직 하이 신호는 3.0볼트이고 로직 로우 신호는 0볼트인 것을 특징으로 하는 비휘발성 메모리.
  7. 제 6 항에 있어서, 상기 제 2 쌍의 로직레벨의 로직 하이 신호는 1.8볼트이고 로직 로우 신호는 0볼트인 것을 특징으로 하는 비휘발성 메모리.
  8. 제 7 항에 있어서, 상기 제 1 전원공급기는 2.7볼트에서 2.85볼트까지의 범위에 있는 전압을 제공하는 것을 특징으로 하는 비휘발성 메모리.
  9. 제 7 항에 있어서, 상기 제 2 전원공급기는 1.8볼트에서 2.2볼트까지의 범위에 있는 전압을 제공하는 것을 특징으로 하는 비휘발성 메모리.
  10. 제 6 항에 있어서, 상기 제 2 쌍의 로직레벨의 로직 하이 신호는 3.0볼트이고 로직 로우 신호는 0볼트인 것을 특징으로 하는 비휘발성 메모리.
  11. 제 10 항에 있어서, 상기 제 1 및 제 2 전원공급기는 각각 3.0볼트인 전압을 제공하는 것을 특징으로 하는 비휘발성 메모리.
  12. 제 1 항에 있어서, 상기 입력버퍼 및 출력버퍼의 각각은 표준 n-채널 금속 산화물 반도체 트랜지스터보다 낮은 임계전압을 제공하도록 도핑된, 높은 트랜스컨덕턴스 n-채널 금속 산화물 반도체 트랜지스터를 포함하는 것을 특징으로 하는 비휘발성 메모리.
  13. 제 1 항에 있어서, 상기 입력버퍼는 입력버퍼에 누설전류가 흐르는 것을 방지하는 p-채널 금속 산화물 반도체 트랜지스터 피드백 풀업 디바이스를 포함하는 것을 특징으로 하는 비휘발성 메모리.
  14. 제 1 항에 있어서, 상기 제 1 및 제 2 전원공급기 출력은 단일 전원공급기로부터의 출력인 것을 특징으로 하는 비휘발성 메모리.
  15. 비휘발성 메모리와 연관되고, 각각의 쌍의 로직레벨이 로직 하이 신호 및 로직 로우 신호를 포함하는 복수 쌍의 로직레벨을 갖는 신호를 처리하는 방법에 있어서,
    비휘발성 메모리로의 신호입력의 제 1 쌍의 로직레벨이 제 2 쌍의 로직레벨과 다를 때 제 1 쌍의 로직레벨을 제 2 쌍의 로직레벨로 변환하는 단계; 및
    비휘발성 메모리로부터의 신호출력의 제 2 쌍의 로직레벨이 제 1 쌍의 로직레벨과 다를 때 제 2 쌍의 로직레벨을 제 1 쌍의 로직레벨로 변환하는 단계를 포함하는 것을 특징으로 하는 방법.
  16. 제 15 항에 있어서, 상기 제 1 및 제 2 쌍의 로직레벨의 로직 하이 신호 및 로직 로우 신호의 전압레벨은 상보형 금속-산화물 반도체(CMOS)기술의 신호레벨과 양립가능한 것을 특징으로 하는 방법.
  17. 제 15 항에 있어서, 상기 입력버퍼는 상기 입력신호를 수신하고 상기 입력신호의 제 1 쌍의 로직레벨을 제 2 쌍의 로직레벨로 변환하는 것을 특징으로 하는 방법.
  18. 제 17 항에 있어서, 시스템 프로세서 및 입력버퍼 및 비휘발성 메모리가 제 1 전원공급기 출력부에 커플링된 것을 특징으로 하는 방법.
  19. 제 18 항에 있어서, 제 1 전원공급기 출력이 3.0볼트인 전압을 제공하고, 제 1 쌍의 로직레벨은 3.0볼트인 로직 하이 신호 및 0볼트인 로직 로우 신호를 포함하는 것을 특징으로 하는 방법.
  20. 제 18 항에 있어서, 제 1 전원공급기 출력이 2.7볼트에서 2.85볼트까지의 범위에 있는 전압을 제공하고, 제 1 쌍의 로직레벨은 1.8볼트인 로직 하이 신호, 및 0볼트인 로직 로우 신호를 포함하는 것을 특징으로 하는 방법.
  21. 제 18 항에 있어서, 상기 출력버퍼는 제 2 쌍의 로직레벨을 변환하고 제 2 전원공급기 출력부에 커플링된 것을 특징으로 하는 방법.
  22. 제 21 항에 있어서, 제 2 전원공급기 출력이 3.0볼트의 전압을 제공하고, 제 1 쌍의 로직레벨은 3.0볼트인 로직 하이 신호 및 0볼트인 로직 로우 신호를 포함하는 것을 특징으로 하는 방법.
  23. 제 21 항에 있어서, 제 2 전원공급기 출력이 1.8볼트에서 2.2볼트까지의 범위에 있는 전압을 제공하고, 제 1 쌍의 로직레벨은 1.8볼트인 로직 하이 신호 및 0볼트인 로직 로우 신호를 포함하는 것을 특징으로 하는 방법.
  24. 제 15 항에 있어서, 상기 제 2 쌍의 로직레벨의 로직 하이 신호는 3.0볼트이고 로직 로우 신호는 0볼트인 것을 특징으로 하는 방법.
  25. 제 24 항에 있어서, 상기 제 1 쌍의 로직레벨의 로직 하이 신호는 1.8볼트이고 로직 로우 신호는 0볼트인 것을 특징으로 하는 방법.
  26. 제 24 항에 있어서, 상기 제 1 쌍의 로직레벨의 로직 하이 신호는 3.0볼트이고 로직 로우 신호는 0볼트인 것을 특징으로 하는 방법.
  27. 제 15 항에 있어서, 상기 제 1 및 제 2 전원공급기 출력은 단일 전원공급기로부터의 출력인 것을 특징으로 하는 방법.
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