KR100382984B1 - Semiconductor device and method for manufacturing the same - Google Patents
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Abstract
본 발명의 반도체 소자 및 그의 제조 방법은 게이트 전극 양측의 반도체 기판상에 질화막 측벽을 상기 게이트 전극보다 높게 형성하고, 상기 게이트 전극상의 질화막 측벽 일측에 그리고 소자분리막과 활성 영역과의 경계 부위에 다결정 실리콘 측벽을 형성한 후, 상기 게이트 전극, 다결정 실리콘 측벽 및 소오스/드레인 불순물 영역의 표면부에 실리사이드층을 형성하므로, 상기 게이트 전극상의 실리사이드층이 증가되어 게이트 시트 레지스턴스(Gate sheet resistance)를 감소시키고 또한, 콘택홀 형성 공정시 상기 소자분리막의 보호막으로 질화막 대신 실리사이드층을 형성하여 상기 질화막의 형성을 위한 열공정시 발생되는 실리사이드의 뭉침을 방지하므로 저항을 감소시키고 소자의 수율 및 신뢰성을 향상시키는 특징이 있다.The semiconductor device of the present invention and a method of manufacturing the same are formed with a nitride film sidewall higher than the gate electrode on the semiconductor substrate on both sides of the gate electrode, and on one side of the nitride film sidewall on the gate electrode and at the boundary between the device isolation film and the active region. After forming the sidewalls, a silicide layer is formed on the surface of the gate electrode, the polycrystalline silicon sidewall, and the source / drain impurity region, so that the silicide layer on the gate electrode is increased to reduce gate sheet resistance. In the contact hole forming process, a silicide layer is formed instead of a nitride film as a protective film of the device isolation film to prevent agglomeration of silicide generated during the thermal process for forming the nitride film, thereby reducing resistance and improving yield and reliability of the device. .
Description
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 특히 게이트 전극상에 그리고 상기 게이트 전극상의 질화막 측벽 일측에 실리사이드층을 형성하고, 콘택홀 공정시 상기 소자분리막의 보호막으로 질화막 대신 실리사이드층을 형성하여 소자의 수율 및 신뢰성을 향상시키는 반도체 소자 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same. In particular, a silicide layer is formed on a gate electrode and on one side of a nitride film sidewall on the gate electrode, and a silicide layer is formed instead of a nitride film as a protective film of the device isolation layer during a contact hole process A semiconductor device for improving the yield and reliability of the device and a method of manufacturing the same.
종래 기술에 따른 반도체 소자의 제조 방법은 도 1a에서와 같이, 소자분리 영역에 소자분리막(12)이 형성된 p형의 반도체 기판(11)상에 제 1 산화막, 다결정 실리콘층 및 제 1 감광막을 순차적으로 형성한다.In the method of manufacturing a semiconductor device according to the related art, as shown in FIG. 1A, a first oxide film, a polycrystalline silicon layer, and a first photoresist film are sequentially formed on a p-type semiconductor substrate 11 having the device isolation film 12 formed in the device isolation region. To form.
그리고, 상기 제 1 감광막을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 다결정 실리콘층과 제 1 산화막을 식각하여 게이트 산화막(13)과 게이트 전극(14)을 형성한 후, 상기 제 1 감광막을 제거한다.After selectively exposing and developing the first photoresist film so as to remain only at a portion where a gate electrode is to be formed, the polycrystalline silicon layer and the first oxide film are etched using the selectively exposed and developed first photoresist film as a gate oxide film ( 13) and the gate electrode 14, and then the first photosensitive film is removed.
이어, 상기 게이트 전극(14)을 마스크로 이용하여 전면에 저농도 n형 불순물 이온을 주입 및 드라이브 인 확산함으로 제 1 소오스/드레인 불순물 영역(15)을 형성한다.Subsequently, the first source / drain impurity region 15 is formed by implanting and driving in low concentration n-type impurity ions onto the entire surface using the gate electrode 14 as a mask.
그리고, 전면에 제 2 산화막을 형성한 후, 상기 제 2 산화막을 에치백(Etch back)하여 상기 게이트 전극(14) 양측에 제 2 산화막 측벽(16)을 형성한다.After the second oxide film is formed on the entire surface, the second oxide film is etched back to form second oxide film sidewalls 16 on both sides of the gate electrode 14.
도 1b에서와 같이, 상기 게이트 전극(14)과 제 2 산화막 측벽(16)을 마스크로 사용하여 전면에 고농도 n형 불순물 이온을 주입 및 드라이브 인 확산함으로 제 2 소오스/드레인 불순물 영역(17)을 형성한다.As shown in FIG. 1B, the second source / drain impurity region 17 is formed by implanting and driving in high concentration n-type impurity ions onto the front surface using the gate electrode 14 and the second oxide sidewall 16 as a mask. Form.
그리고, 상기 게이트 전극(14)을 포함한 전면에 제 1 금속층을 형성하고, 전면을 열처리하면 상기 제 1 금속층과 실리콘이 반응을 일으켜 상기 게이트 전극(14)과 제 2 소오스/드레인 불순물 영역(17)의 표면부에 실리사이드(Silicide)층(18)을 발생시킨다.In addition, a first metal layer is formed on the entire surface including the gate electrode 14, and when the entire surface is heat-treated, the first metal layer and silicon react to form the gate electrode 14 and the second source / drain impurity region 17. The silicide layer 18 is generated in the surface portion of the film.
그 후, 상기 제 1 금속층을 제거한다.Thereafter, the first metal layer is removed.
도 1c에서와 같이, 상기 게이트 전극(14)을 포함한 전면에 질화막(19)과 층간절연막(20)을 순차적으로 형성한다.As shown in FIG. 1C, the nitride film 19 and the interlayer insulating film 20 are sequentially formed on the entire surface including the gate electrode 14.
도 1d에서와 같이, 상기 층간절연막(20)상에 제 2 감광막을 도포하고, 상기 제 2 감광막을 상기 제 2 소오스/드레인 불순물 영역(17)과 배선을 연결시켜주는 콘택홀이 형성될 부위만 제거되도록 선택적으로 노광 및 현상한다.As shown in FIG. 1D, only a portion where a contact hole is formed to apply a second photoresist layer on the interlayer insulating layer 20 and connect the second photoresist layer to the second source / drain impurity region 17. It is selectively exposed and developed to be removed.
그리고, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 상기 층간절연막(20)과 질화막(19)을 식각하여 콘택홀을 형성한 후, 상기 제 2 감광막을 제거한다.The interlayer insulating film 20 and the nitride film 19 are etched using the selectively exposed and developed second photosensitive film as a mask to form a contact hole, and then the second photosensitive film is removed.
이어, 상기 콘택홀을 포함한 층간절연막(20)상에 제 2 금속층과 제 3 감광막을 순차적으로 형성한 다음, 상기 제 3 감광막을 상기 콘택홀을 중심으로 층간절연막(20)상의 소정 부위에만 남도록 선택적으로 노광 및 현상한다.Subsequently, a second metal layer and a third photoresist film are sequentially formed on the interlayer insulating film 20 including the contact hole, and then the third photoresist film is selectively left so as to remain only at a predetermined portion on the interlayer insulating film 20 around the contact hole. Exposure and development.
그 후, 상기 선택적으로 노광 및 현상된 제 3 감광막을 마스크로 상기 제 2 금속층을 선택 식각하여 배선층(21)을 형성한다.Thereafter, the second metal layer is selectively etched using the selectively exposed and developed third photosensitive film to form a wiring layer 21.
종래의 반도체 소자 및 그의 제조 방법은 다음과 같은 이유에 의해 소자의수율 및 신뢰성이 저하되는 문제점이 있었다.The conventional semiconductor device and its manufacturing method have a problem that the yield and reliability of the device is lowered for the following reasons.
첫째, 소자의 고집적화로 게이트 전극상의 실리사이드층 면적이 감소되어 게이트 시트 레지스턴스(Gate sheet resistance)가 증가한다.First, the high integration of the device reduces the area of the silicide layer on the gate electrode, thereby increasing the gate sheet resistance.
둘째, 콘택홀 형성 공정시 상기 소자분리막의 보호막으로 질화막을 형성하므로 상기 질화막의 형성을 위한 열공정시 실리사이드의 뭉침 현상이 발생되어 저항이 증가된다.Second, since a nitride film is formed as a passivation layer of the device isolation layer during the contact hole forming process, a silicide agglomeration occurs during the thermal process for forming the nitride film, thereby increasing resistance.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 게이트 전극상에 그리고 상기 게이트 전극상의 질화막 측벽 일측에 실리사이드층을 형성하고 콘택홀 형성 공정시 상기 소자분리막의 보호막으로 질화막 대신 실리사이드층을 형성하여 게이트 시트 레지스턴스를 감소시키고 실리사이드의 뭉침 현상을 방지하는 반도체 소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made in order to solve the above problems and forms a silicide layer on the gate electrode and on one side of the nitride film sidewall on the gate electrode, and forms a silicide layer instead of a nitride film as a protective film of the device isolation layer during the contact hole forming process. SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device and a method for manufacturing the same, which reduce sheet resistance and prevent agglomeration of silicides.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.
도 2는 본 발명의 실시 예에 따른 반도체 소자의 구조를 나타낸 단면도2 is a cross-sectional view illustrating a structure of a semiconductor device according to an embodiment of the present invention.
도 3a 내지 도 3e는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
31 : 반도체 기판 32 : 소자분리막31 semiconductor substrate 32 device isolation film
33 : 게이트 산화막 34 : 게이트 전극33: gate oxide film 34: gate electrode
35 : 캡 게이트 산화막 36 : 제 1 소오스/드레인 불순물 영역35 cap gate oxide film 36 first source / drain impurity region
37 : 질화막 측벽 38 : 제 2 소오스/드레인 불순물 영역37 nitride layer sidewall 38 second source / drain impurity region
39 : 다결정 실리콘 측벽 40 : 실리사이드층39 polycrystalline silicon sidewall 40 silicide layer
41 : 층간절연막 42 : 배선층41: interlayer insulating film 42: wiring layer
본 발명의 반도체 소자는 제 1 도전형 반도체 기판과, 상기 반도체 기판의 소자분리 영역에 상기 반도체 기판보다 낮은 단차로 형성된 소자분리막과, 상기 반도체 기판상의 활성 영역에 게이트 절연막을 개재하며 형성되는 게이트 전극과, 상기 게이트 전극 양측의 반도체 기판상에 상기 게이트 전극보다 높게 형성되는 절연막 측벽과, 상기 게이트 전극 양측의 반도체 기판에 형성되는 제 2 도전형의 소오스/드레인 불순물 영역과, 상기 게이트 전극상의 절연막 측벽 및 상기 반도체 기판과 소자분리막의 단차부위에 형성되는 다결정 실리콘 측벽과, 상기 게이트 전극, 소오스/드레인 불순물 영역 및 다결정 실리콘 측벽의 표면부에 형성되는 실리사이드층을 포함하여 구성됨을 특징으로 한다.그리고 본 발명의 반도체 소자의 제조 방법은 소자분리 영역에 소자분리막이 형성된 제 1 도전형의 반도체 기판을 준비하는 단계와, 상기 활성 영역의 반도체 기판상에 게이트 절연막을 개재하며 그 상부에 캡 게이트 절연막을 갖는 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측에 절연막 측벽을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판에 제 2 도전형의 소오스/드레인 불순물 영역을 형성하는 단계와, 상기 소자분리막의 상부부위와 캡 게이트 절연막을 제거하되, 상기 소자분리막은 상기 반도체 기판보다 낮은 단차를 갖게되도록 형성하는 단계와, 상기 게이트 전극상의 절연막 측벽 및 상기 반도체 기판과 소자분리막의 단차부위에 형성되는 다결정 실리콘 측벽을 형성하는 단계와, 상기 게이트 전극, 소오스/드레인 불순물 영역 및 다결정 실리콘 측벽의 표면부에 실리사이드층을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.The semiconductor device of the present invention includes a first conductivity type semiconductor substrate, an isolation layer formed in a device isolation region of the semiconductor substrate with a step lower than that of the semiconductor substrate, and a gate electrode formed through a gate insulating film in an active region on the semiconductor substrate. An insulating film sidewall formed higher on the semiconductor substrate on both sides of the gate electrode than the gate electrode, a source / drain impurity region of a second conductivity type formed on the semiconductor substrate on both sides of the gate electrode, and an insulating film sidewall on the gate electrode. And a silicide layer formed on a surface portion of the gate electrode, the source / drain impurity region, and the polycrystalline silicon sidewall, and a polycrystalline silicon sidewall formed at a step portion of the semiconductor substrate and the isolation layer. The method for manufacturing a semiconductor device of the invention is in the device isolation region Preparing a semiconductor substrate of a first conductivity type in which an isolation layer is formed; forming a gate electrode having a gate insulating film on the active substrate, the gate electrode having a cap gate insulating film thereon, and both sides of the gate electrode; Forming a sidewall of the insulating film in the insulating layer, forming a source / drain impurity region of a second conductivity type in the semiconductor substrate on both sides of the gate electrode, and removing the upper portion of the device isolation layer and the cap gate insulating layer, Forming a lower step than the semiconductor substrate, forming a sidewall of the insulating film on the gate electrode and a sidewall of the polycrystalline silicon formed on the stepped portion of the semiconductor substrate and the device isolation film, and forming the gate electrode and source / drain. The silicide layer is formed on the surface portions of the impurity regions and the polycrystalline silicon sidewalls. It characterized by yirueojim, including the steps:
상기와 같은 본 발명에 따른 반도체 소자 및 그의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.When described in detail with reference to the accompanying drawings a preferred embodiment of the semiconductor device and a method for manufacturing the same according to the present invention as follows.
도 2는 본 발명의 실시 예에 따른 반도체 소자의 구조를 나타낸 단면도이다.2 is a cross-sectional view illustrating a structure of a semiconductor device according to an embodiment of the present invention.
본 발명의 반도체 소자는 도 2에서와 같이, p형의 반도체 기판(31), 상기 반도체 기판(31)의 소자분리 영역에 상기 반도체 기판(31)보다 낮은 단차로 형성된 소자분리막(32), 상기 활성 영역의 반도체 기판(31)상에 게이트 산화막(33)을 개재하며 형성되는 게이트 전극(34), 상기 게이트 전극(33) 양측의 반도체 기판(31) 표면내에 저농도 n형 불순물 이온이 주입 및 드라이브 인 확산되어 형성되는 제 1 소오스/드레인 불순물 영역(36), 상기 게이트 전극(34) 양측의 반도체 기판(31)상에 상기 게이트 전극(34)보다 높게 형성되는 질화막 측벽(37), 상기 질화막 측벽(37)을 포함한 게이트 전극(34) 양측의 반도체 기판(31) 표면내에 고농도 n형 불순물 이온이 주입 및 드라이브 인 확산되어 형성되는 제 2 소오스/드레인 불순물 영역(38), 상기 게이트 전극(34)상의 질화막 측벽(37) 일측에 그리고 상기 소자분리막(32)과 활성 영역과의 경계 부위에 형성되는 제 2 다결정 실리콘 측벽(39), 상기 게이트 전극(34), 제 2 소오스/드레인 불순물 영역(37) 및 제 2 다결정 실리콘 측벽(39)의 표면부에 형성되는 실리사이드층(40), 상기 게이트 전극(34)을 포함한 전면에 배선 콘택홀을 구비하며 형성되는 층간절연막(41) 및 상기 배선 콘택홀 및 그에 인접한 층간절연막(41)상에 형성되며 그 상부부위가 평탄한 형상을 갖는 배선층(42)으로 형성된다.As shown in FIG. 2, the semiconductor device of the present invention includes a p-type semiconductor substrate 31, an isolation layer 32 formed at a lower level than the semiconductor substrate 31 in the isolation region of the semiconductor substrate 31, and the Low concentration n-type impurity ions are implanted and driven into the gate electrode 34 formed on the semiconductor substrate 31 in the active region via the gate oxide film 33 and on the surface of the semiconductor substrate 31 on both sides of the gate electrode 33. A first source / drain impurity region 36 formed by phosphorus diffusion, a nitride film sidewall 37 formed higher than the gate electrode 34 on the semiconductor substrate 31 on both sides of the gate electrode 34, and the nitride film sidewall A second source / drain impurity region 38 formed by implanting and driving-in diffusion of high concentration n-type impurity ions into the surface of the semiconductor substrate 31 on both sides of the gate electrode 34 including the gate electrode 34 and the gate electrode 34. Nitride sidewalls 37 on top A second polycrystalline silicon sidewall 39, the gate electrode 34, a second source / drain impurity region 37, and a second polycrystalline silicon formed on the side and at a boundary portion between the device isolation film 32 and the active region An interlayer insulating film 41 formed with a silicide layer 40 formed on a surface portion of the sidewall 39, a wiring contact hole formed on the front surface including the gate electrode 34, and the wiring contact hole and an interlayer insulating film adjacent thereto ( It is formed on the 41 and the upper portion thereof is formed of the wiring layer 42 having a flat shape.
도 3a 내지 도 3e는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 도 3a에서와 같이, 소자분리 영역에 소자분리막(32)이 형성된 p형의 반도체 기판(31)상에 제 1 산화막, 제 1 다결정 실리콘층, 제 2 산화막 및 제 1 감광막을 순차적으로 형성한다.In the method of manufacturing a semiconductor device according to an embodiment of the present invention, as shown in FIG. 3A, a first oxide film, a first polycrystalline silicon layer, and a p-type semiconductor substrate 31 having a device isolation film 32 formed in an isolation region, The second oxide film and the first photosensitive film are formed sequentially.
그리고, 상기 제 1 감광막을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로상기 제 2 산화막, 제 1 다결정 실리콘층 및 제 1 산화막을 식각하여 게이트 산화막(33), 게이트 전극(34) 및 캡 게이트 산화막(35)을 형성한 후, 상기 제 1 감광막을 제거한다.And selectively exposing and developing the first photoresist film so as to remain only at a portion where a gate electrode is to be formed, and then using the selectively exposed and developed first photoresist film as a mask, the second oxide film, the first polycrystalline silicon layer, and the first oxide film. After etching to form the gate oxide film 33, the gate electrode 34 and the cap gate oxide film 35, the first photosensitive film is removed.
이어, 상기 게이트 전극(34)을 마스크로 이용하여 전면에 저농도 n형 불순물 이온을 주입 및 드라이브 인 확산함으로 제 1 소오스/드레인 불순물 영역(36)을 형성한다.Subsequently, the first source / drain impurity region 36 is formed by implanting and driving in low concentration n-type impurity ions onto the entire surface using the gate electrode 34 as a mask.
그리고, 전면에 질화막을 형성한 후, 상기 질화막을 에치백하여 상기 게이트 전극(34) 양측에 질화막 측벽(37)을 형성한다.After the nitride film is formed on the entire surface, the nitride film is etched back to form nitride film sidewalls 37 on both sides of the gate electrode 34.
도 3b에서와 같이, 상기 게이트 전극(34)과 질화막 측벽(37)을 마스크로 사용하여 전면에 고농도 n형 불순물 이온을 주입 및 드라이브 인 확산함으로 제 2 소오스/드레인 불순물 영역(38)을 형성한다.As shown in FIG. 3B, the second source / drain impurity region 38 is formed by implanting and driving in a high concentration of n-type impurity ions onto the entire surface using the gate electrode 34 and the nitride film sidewall 37 as a mask. .
그리고, 상기 캡 게이트 산화막(35)을 제거한 후, 상기 게이트 전극(34)을 포함한 전면에 제 2 다결정 실리콘층(39a)을 형성한다.After the cap gate oxide layer 35 is removed, the second polycrystalline silicon layer 39a is formed on the entire surface including the gate electrode 34.
여기서, 상기 캡 게이트 산화막(35) 제거 공정시 상기 소자분리막(12)의 상부부위도 식각되어, 상기 소자분리막(12)은 상기 반도체 기판(31)보다 낮은 단차를 갖는다.Here, the upper portion of the device isolation layer 12 is also etched during the cap gate oxide layer 35 removal process, so that the device isolation layer 12 has a lower level than that of the semiconductor substrate 31.
도 3c에서와 같이, 상기 제 2 다결정 실리콘층(39a)을 에치백하여 상기 게이트 전극(34)상에 그리고 상기 소자분리막(32)과 활성 영역과의 경계 부위에 제 2 다결정 실리콘 측벽(39)을 형성한다.As shown in FIG. 3C, the second polycrystalline silicon layer 39a is etched back to form the second polycrystalline silicon sidewall 39 on the gate electrode 34 and at the boundary between the device isolation layer 32 and the active region. To form.
도 3d에서와 같이, 상기 게이트 전극(34)을 포함한 전면에 제 1 금속층을 형성하고, 전면을 열처리하면 상기 제 1 금속층과 실리콘이 반응을 일으켜 상기 게이트 전극(34), 제 2 소오스/드레인 불순물 영역(37) 및 제 2 다결정 실리콘 측벽(39)의 표면부에 실리사이드층(40)을 발생시킨다.As shown in FIG. 3D, when the first metal layer is formed on the entire surface including the gate electrode 34 and the surface is heat-treated, the first metal layer and silicon react to form the gate electrode 34 and the second source / drain impurities. The silicide layer 40 is generated in the surface portions of the region 37 and the second polycrystalline silicon sidewall 39.
그 후, 상기 제 1 금속층을 제거한다.Thereafter, the first metal layer is removed.
도 3e에서와 같이, 상기 게이트 전극(34)을 포함한 전면에 층간절연막(41)과 제 2 감광막을 순차적으로 형성하고, 상기 제 2 감광막을 상기 제 2 불순물 영역(38)과 배선을 연결시켜주는 콘택홀이 형성될 부위만 제거되도록 선택적으로 노광 및 현상한다.As shown in FIG. 3E, an interlayer insulating film 41 and a second photosensitive film are sequentially formed on the entire surface including the gate electrode 34, and the second photosensitive film is connected to the second impurity region 38 and a wire. It is selectively exposed and developed to remove only the portion where the contact hole is to be formed.
그리고, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 상기 층간절연막(41)을 식각하여 콘택홀을 형성한 후, 상기 제 2 감광막을 제거한다.The interlayer insulating layer 41 is etched using the selectively exposed and developed second photoresist layer to form a contact hole, and then the second photoresist layer is removed.
이어, 상기 콘택홀을 포함한 층간절연막(41)상에 제 2 금속층과 제 3 감광막을 순차적으로 형성한 다음, 상기 제 3 감광막을 상기 콘택홀을 중심으로 층간절연막(41)상의 소정 부위에만 남도록 선택적으로 노광 및 현상한다.Subsequently, a second metal layer and a third photoresist film are sequentially formed on the interlayer insulating film 41 including the contact hole, and then the third photoresist film is selectively left so as to remain only at a predetermined portion on the interlayer insulating film 41 around the contact hole. Exposure and development.
그 후, 상기 선택적으로 노광 및 현상된 제 3 감광막을 마스크로 상기 제 2 금속층을 선택 식각하여 배선층(42)을 형성한다.Thereafter, the second metal layer is selectively etched using the selectively exposed and developed third photosensitive film to form a wiring layer 42.
본 발명의 반도체 소자 및 그의 제조 방법은 게이트 전극 양측의 반도체 기판상에 질화막 측벽을 상기 게이트 전극보다 높게 형성하고, 상기 게이트 전극상의 질화막 측벽 일측에 그리고 소자분리막과 활성 영역과의 경계 부위에 다결정 실리콘 측벽을 형성한 후, 상기 게이트 전극, 다결정 실리콘 측벽 및 소오스/드레인 불순물 영역의 표면부에 실리사이드층을 형성하므로, 상기 게이트 전극상의 실리사이드층이 증가되어 게이트 시트 레지스턴스를 감소시키고 또한, 콘택홀 형성 공정시 상기 소자분리막의 보호막으로 질화막 대신 실리사이드층을 형성하여 상기 질화막의 형성을 위한 열공정시 발생되는 실리사이드의 뭉침을 방지하므로 저항을 감소시키고 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.The semiconductor device of the present invention and a method of manufacturing the same are formed with a nitride film sidewall higher than the gate electrode on the semiconductor substrate on both sides of the gate electrode, and on one side of the nitride film sidewall on the gate electrode and at the boundary between the device isolation film and the active region. After forming the sidewalls, a silicide layer is formed on the surface of the gate electrode, the polycrystalline silicon sidewall, and the source / drain impurity region, so that the silicide layer on the gate electrode is increased to reduce the gate sheet resistance and also to form a contact hole. When the silicide layer is formed instead of the nitride layer as the passivation layer of the device isolation layer, the silicides generated during the thermal process for forming the nitride layer are prevented, thereby reducing the resistance and improving the yield and reliability of the device.
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