KR100379500B1 - Apparatus and method for storing input video data of plasma display panel - Google Patents
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Abstract
저비용으로 안정되고 정확한 데이터 기록을 수행할 수 있도록 한 플라즈마 디스플레이 패널의 입력 영상데이터 저장장치 및 방법에 관한 것으로, 외부에서 픽셀 클럭에 동기되어 입력되는 R/G/B 영상데이터를 각 서브필드에 대해 매핑하기 위한 서브필드 매핑부와, 서브필드 매핑부에서 매핑된 영상데이터를 픽셀 클럭에 따라 읽어들여 각 서브필드별로 분리하고 영상데이터에 동기되는 데이터 동기신호를 생성하기 위한 데이터 분리부와, 데이터 분리부에서 분리된 영상데이터를 어드레스 신호와 콘트롤 신호에 따라 저장하기 위한 메모리와, 데이터 분리부에서 생성된 데이터 동기신호 및 제어 클럭에 따라 어드레스 신호와 콘트롤 신호를 생성하여 메모리에 공급하는 디렘 제어부를 포함하여 구성되어 PLL과 같은 고가의 부품이 필요없으므로 제품의 제조비용을 절감할 수 있다.The present invention relates to an input image data storage device and method of a plasma display panel capable of performing stable and accurate data recording at low cost. The R / G / B image data inputted in synchronization with a pixel clock from an external source for each subfield. A subfield mapping unit for mapping, a data separation unit for reading image data mapped by the subfield mapping unit according to a pixel clock, separating each subfield, and generating a data synchronization signal synchronized with the image data; And a memory for storing the image data separated by the unit according to the address signal and the control signal, and a DRAM controller configured to generate and supply the address signal and the control signal to the memory according to the data synchronization signal and the control clock generated by the data separator. It does not require expensive parts such as PLL. It can reduce crude costs.
Description
본 발명은 플라즈마 디스플레이 패널에 관한 것으로서, 특히 플라즈마 디스플레이 패널의 입력 영상데이터 저장장치 및 방법에 관한 것이다.The present invention relates to a plasma display panel, and more particularly, to an input image data storage device and a method of a plasma display panel.
일반적으로 플라즈마 디스플레이 패널은 가스방전을 이용한 화상 표시장치로서, 그 구동방식에 따라 크게 대향방전을 하는 직류 구동방식과 면방전을 하는 교류방식으로 대별된다. 교류방식의 플라즈마 디스플레이 패널은 직류 방식에 비해 소비전력이 적고 수명이 긴 장점을 가지고 있으며, 유전체를 사이에 두고 교류전압을 인가하여 그 반주기마다 방전을 행하게 되며, 서브 필드(Sub field) 방식과 서브 프레임(Sub frame) 방식으로 나뉘어진다.BACKGROUND ART In general, a plasma display panel is an image display device using gas discharge. The plasma display panel is classified into a direct current driving method for largely opposing discharge and an alternating current method for surface discharge according to its driving method. AC type plasma display panel has the advantages of less power consumption and longer life than DC type, and it discharges every half cycle by applying AC voltage across the dielectric. Sub field type and sub field type The frame is divided into sub frames.
서브 필드방식은 256 계조를 표현할 때 한 프레임을 소정 개수의 예를 들어, 12개의 서브 필드로 시분할하게 된다. 각 서브필드는 다시 전화면을 초기화하는 리셋기간(Set-up/Set-down)과 전화면을 선순차 방식으로 주사하면서 데이터를 기입하는 어드레스(Address) 기간과, 데이터가 기입된 셀들의 발광상태를 유지시키는 서스테인(Sustain) 기간 및 다음 서브필드를 위해 각 셀들의 방전을 소거하기 위한 이레이즈(Erase)구간으로 시분할된다.In the subfield method, one frame is time-divided into a predetermined number of, for example, 12 subfields when representing 256 gray levels. Each subfield has a reset period (Set-up / Set-down) for initializing the full screen, an address period for writing data while scanning the full screen in a sequential order, and a light emission state of the cells in which the data is written. It is time-divided into an erasing period for erasing the discharge of each cell for the sustain period and the next subfield to maintain.
여기서 각 서브필드의 리셋기간 및 어드레스 기간은 각 서브필드에서 동일한 반면에 각 서스테인 기간은 휘도 상대비에 따라 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가되도록 시간이 할당된다. 각 서브필드에서는 해당 서스테인 기간에 비례하는 계조를 구현하게 되고 각 서브필드에서 구현된 계조가 조합됨으로서 한 프레임에서 256 계조를 표현하게 된다.Here, the reset period and the address period of each subfield are the same in each subfield, whereas each sustain period is a ratio of 2 n (n = 0,1,2,3,4,5,6,7) according to the luminance relative ratio. The time is allocated to increase. Each subfield implements a gray scale proportional to a corresponding sustain period, and the gray scales implemented in each subfield are combined to express 256 gray scales in one frame.
이하, 첨부된 도면을 참조하여 종래의 기술에 따른 입력 영상데이터 저장장치를 설명하면 다음과 같다.Hereinafter, an input image data storage device according to the related art will be described with reference to the accompanying drawings.
도 1은 종래의 기술에 따른 플라즈마 디스플레이 패널의 입력 영상데이터 저장장치를 나타낸 블록도이다.1 is a block diagram illustrating an input image data storage device of a plasma display panel according to the related art.
종래의 기술은 도 1에 도시된 바와 같이, 외부에서 픽셀 클럭(Pixel clk)에 동기되어 입력되는 R/G/B 영상데이터(이하, 영상데이터라 칭함)를 각 서브필드에 대해 매핑(Mapping)하는 서브필드 매핑부(11), 상기 서브필드 매핑부(11)에서 매핑된 영상데이터를 상기 픽셀 클럭에 따라 읽어들여 각 서브필드별로 분리하는 데이터 분리부(12), 상기 데이터 분리부(12)에서 분리된 영상데이터를 어드레스 및 컨트롤 신호 즉, 로우 어드레스 스트로브(Row Address Strobe: 이하, RAS라 칭함) 및 컬럼 어드레스 스트로브(Column Address Strobe: 이하, CAS라 칭함) 신호에 따라 저장하는 디렘(DRAM)(13), 픽셀 클럭의 2배에 해당하는 클럭을 생성하는 PLL(Phase Locked Loop)(14), 상기 PLL(14)에서 생성된 클럭에 따라 어드레스 신호와 RAS 및 CAS 신호를 생성하여 상기 디렘(13)에 공급하는 디렘 제어부(15)를 포함하여 구성된다.In the prior art, as illustrated in FIG. 1, R / G / B image data (hereinafter referred to as image data) input in synchronization with a pixel clock Pixel clk from the outside is mapped to each subfield. The subfield mapping unit 11 and the data separating unit 12 for reading image data mapped by the subfield mapping unit 11 according to the pixel clock and separating the subfield mapping unit 11 according to each subfield; DRAM storing image data separated from the data according to an address and a control signal, that is, a row address strobe (hereinafter referred to as RAS) and a column address strobe (hereinafter referred to as CAS) signal. 13, a phase locked loop (PLL) 14 generating a clock corresponding to twice the pixel clock, and an address signal, a RAS, and a CAS signal are generated according to the clock generated by the PLL 14. 13) the dram control unit 15 to supply It is configured together.
이와 같이 구성된 종래기술의 동작을 설명하면 다음과 같다.Referring to the operation of the prior art configured as described above is as follows.
먼저, 서브필드 매핑부(11)는 픽셀 클럭에 동기되어 외부에서 입력되는 영상데이터를 읽어들이고 전체 서브필드에 대해 각각 매핑하여 데이터 분리부(12)로 전송한다.First, the subfield mapping unit 11 reads image data input from the outside in synchronization with the pixel clock, maps the entire subfields, and transmits the image data to the data separation unit 12.
이어서 데이터 분리부(12)는 픽셀 클럭에 따라 상기 서브필드 매핑부(11)에서 매핑된 영상데이터를 읽어들이고 각 서브필드별 영상구현이 가능하도록 분리하여 상기 디렘(13)으로 전송한다.Subsequently, the data separator 12 reads the image data mapped by the subfield mapping unit 11 according to the pixel clock, separates the image data for each subfield, and transmits the image data to the DRAM 13.
그리고 PLL(14)은 상기 픽셀 클럭을 입력받고 그에 동기되고 두배의 주파수를 갖는 클럭을 생성하여 디렘 제어부(15)로 전송한다.The PLL 14 receives the pixel clock, generates a clock having a frequency twice that of the pixel clock, and transmits the generated clock to the DRAM controller 15.
이때 하나의 영상데이터를 디렘(13)에 써넣기 위해서는 해당 어드레스와 RAS 및 CAS 신호가 필요한데, 이 신호들을 생성하기 위해서는 상기 픽셀 클럭과 동기되고 두배 이상의 주파수를 갖는 클럭이 필요하므로 PLL(14)이 사용되는 것이다.At this time, the corresponding address, RAS and CAS signals are required to write one image data to the DRAM 13, and the PLL 14 is used because a clock having two or more frequencies is synchronized with the pixel clock to generate these signals. Will be.
이어서 디렘 제어부(15)는 상기 PLL(14)에서 생성된 클럭을 이용하여 어드레스 신호와 RAS 및 CAS 신호를 생성하여 디렘(13)에 공급하고 그에 따라 디렘(13)은 상기 데이터 분리부(12)에서 전송되는 R/G/B 영상데이터를 해당 어드레스에 저장한다.Subsequently, the DRAM controller 15 generates an address signal, a RAS, and a CAS signal using the clock generated by the PLL 14, and supplies the address signal to the DRAM 13. The DRAM 13 is then connected to the data separator 12. Stores R / G / B video data transmitted at the corresponding address.
종래의 기술에 따른 플라즈마 디스플레이 패널은 영상데이터를 디렘에 저장할 수 있도록 픽셀 클럭과 동기되고 두배 이상의 주파수를 갖는 클럭을 생성하기 위해 고가의 PLL 칩을 사용하므로 제품의 제조원가가 상승하는 문제점이 있다.The plasma display panel according to the related art uses an expensive PLL chip to generate a clock having twice or more frequencies synchronized with the pixel clock to store image data in the DRAM, thereby increasing the manufacturing cost of the product.
따라서 본 발명은 상기한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 저비용으로 안정되고 정확한 데이터 기록을 수행할 수 있도록 한 플라즈마 디스플레이 패널의 입력 영상데이터 저장장치 및 방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide an input image data storage device and a method of a plasma display panel, which are capable of performing stable and accurate data recording at low cost.
도 1은 종래의 기술에 따른 플라즈마 디스플레이 패널의 입력 영상데이터 저장장치의 구성을 나타낸 블록도1 is a block diagram illustrating a configuration of an input image data storage device of a plasma display panel according to a related art.
도 2는 본 발명에 따른 플라즈마 디스플레이 패널의 입력 영상데이터 저장장치의 구성을 나타낸 블록도2 is a block diagram showing the configuration of an input image data storage device of the plasma display panel according to the present invention;
도 3은 도 2의 각부 출력을 나타낸 파형도3 is a waveform diagram illustrating output of each part of FIG. 2;
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
21: 서브필드 매핑부 22: 데이터 분리부21: subfield mapping unit 22: data separation unit
23: DRAM 24: DRAM 제어부23: DRAM 24: DRAM control unit
본 발명에 따른 플라즈마 디스플레이 패널의 입력 영상데이터 저장장치는 외부에서 픽셀 클럭에 동기되어 입력되는 R/G/B 영상데이터를 각 서브필드에 대해 매핑하기 위한 서브필드 매핑부와, 서브필드 매핑부에서 매핑된 영상데이터를 픽셀 클럭에 따라 읽어들여 각 서브필드별로 분리하고 영상데이터에 동기되는 데이터 동기신호를 생성하기 위한 데이터 분리부와, 데이터 분리부에서 분리된 영상데이터를어드레스 신호와 콘트롤 신호에 따라 저장하기 위한 메모리와, 데이터 분리부에서 생성된 데이터 동기신호 및 제어 클럭에 따라 어드레스 신호와 콘트롤 신호를 생성하여 메모리에 공급하는 디렘 제어부를 포함하여 구성됨을 특징으로 한다.The input image data storage device of the plasma display panel according to the present invention includes a subfield mapping unit for mapping R / G / B image data inputted in synchronization with a pixel clock to each subfield and a subfield mapping unit. A data separation unit for reading the mapped image data according to the pixel clock and separating the subfields for each subfield and generating a data synchronization signal synchronized with the image data; and the image data separated by the data separation unit according to the address signal and the control signal. And a DRAM control unit for generating an address signal and a control signal according to the data synchronizing signal and the control clock generated by the data separator and supplying the memory to the memory.
본 발명에 따른 플라즈마 디스플레이 패널의 입력 영상데이터 저장방법은 데이터 분리부가 영상데이터를 각 서브필드별로 분리하여 메모리에 전송하고 영상데이터와 동기되는 데이터 동기신호를 생성하여 메모리 제어부로 전송하는 단계와, 메모리 제어부가 데이터 동기신호와 외부에서 공급된 제어클럭에 따라 어드레스 및 콘트롤 신호를 생성하여 메모리에 전송하는 단계와, 메모리가 메모리 제어부에서 전송된 어드레스 및 콘트롤 신호에 따라 데이터 분리부에서 전송된 영상데이터를 저장하는 단계를 포함하여 이루어짐을 특징으로 한다.According to an embodiment of the present invention, there is provided a method of storing input image data of a plasma display panel, comprising: separating, by a data separating unit, image data for each subfield, transmitting the image data to a memory, generating a data synchronization signal synchronized with the image data, and transmitting the image data to a memory controller; The control unit generates an address and a control signal according to the data synchronization signal and an externally supplied control clock and transmits the address and control signal to the memory, and the memory transmits the image data transmitted from the data separation unit according to the address and the control signal transmitted from the memory control unit. Characterized in that comprises the step of storing.
이하, 첨부된 도면을 참조하여 본 발명에 따른 플라즈마 디스플레이 패널의 입력 영상데이터 저장장치 및 방법의 바람직한 일실시예를 설명하면 다음과 같다.Hereinafter, a preferred embodiment of an input image data storage device and method of a plasma display panel according to the present invention will be described with reference to the accompanying drawings.
도 2는 본 발명에 따른 플라즈마 디스플레이 패널의 입력 영상데이터 저장장치의 구성을 나타낸 블록도이고, 도 3은 도 2의 각부 출력을 나타낸 파형도이다.2 is a block diagram illustrating a configuration of an input image data storage device of a plasma display panel according to the present invention, and FIG. 3 is a waveform diagram illustrating outputs of respective parts of FIG. 2.
본 발명에 따른 플라즈마 디스플레이 패널의 입력 영상데이터 저장장치는 도 2에 도시된 바와 같이, 외부에서 픽셀 클럭(Pixel clk)에 동기되어 입력되는 R/G/B 영상데이터를 각 서브필드에 대해 매핑(Mapping)하는 서브필드 매핑부(21), 상기 서브필드 매핑부(21)에서 매핑된 영상데이터를 상기 픽셀 클럭에 따라 읽어들여 각 서브필드별로 분리하고 영상데이터에 동기되는 데이터 동기신호(D-sync)를 생성하는 데이터 분리부(22), 상기 데이터 분리부(22)에서 분리된 영상데이터를 어드레스신호와 RAS 및 CAS신호에 따라 저장하는 디렘(DRAM)(23), 상기 데이터 분리부(22)에서 생성된 데이터 동기신호 및 외부에서 공급된 클럭에 따라 어드레스 신호와 RAS 신호 및 CAS 신호를 생성하여 상기 디렘(23)에 공급하는 디렘 제어부(24)를 포함하여 구성된다.As shown in FIG. 2, the input image data storage device of the plasma display panel according to the present invention maps R / G / B image data input in synchronization with a pixel clock (Pixel clk) to each subfield. Data synchronizing signal (D-sync) that reads and maps the image data mapped by the subfield mapping unit 21 and the subfield mapping unit 21 according to the pixel clock, and separates each subfield for each subfield. ) A data separator 22 for generating a data signal, a DRAM 23 storing the image data separated by the data separator 22 according to an address signal, a RAS and a CAS signal, and the data separator 22. And a DRAM controller 24 for generating an address signal, a RAS signal, and a CAS signal according to the data synchronization signal generated from the external clock and an externally supplied clock, and supplying the signal to the DRAM 23.
이와 같이 구성된 본 발명의 입력 영상데이터 저장방법을 도 2 및 도 3을 참조하여 설명하면 다음과 같다.The input image data storage method of the present invention configured as described above will be described with reference to FIGS. 2 and 3.
먼저, 서브필드 매핑부(21)는 픽셀 클럭에 동기되어 외부에서 입력되는 영상데이터를 읽어들이고 전체 서브필드에 대해 각각 매핑하여 데이터 분리부(22)로 전송한다.First, the subfield mapping unit 21 reads image data input from the outside in synchronization with the pixel clock, maps the entire subfields, and transmits the image data to the data separation unit 22.
이어서 데이터 분리부(22)는 픽셀 클럭에 따라 상기 서브필드 매핑부(21)에서 매핑된 영상데이터를 읽어들이고 각 서브필드별 영상구현이 가능하도록 분리하여 상기 디렘(23)으로 전송하고 도 3과 같이, 상기 영상데이터와 동기되는 데이터 동기신호(D-Sync)를 생성하여 디렘 제어부(24)로 전송한다.Subsequently, the data separator 22 reads the image data mapped by the subfield mapping unit 21 according to the pixel clock, separates the image data for each subfield so that the image can be implemented, and transmits the image data to the DRAM 23. In the same manner, a data synchronization signal (D-Sync) generated in synchronization with the image data is generated and transmitted to the DRAM controller 24.
그리고 디렘 제어부(24)는 상기 데이터 분리부(22)에서 전송된 데이터 동기신호(D-Sync)와 외부 클럭을 이용하여 어드레스 신호와 RAS 신호 및 CAS 신호를 생성하여 디렘(23)에 공급하고 그에 따라 디렘(23)은 상기 데이터 분리부(22)에서 전송되는 R/G/B 영상데이터를 해당 어드레스에 저장한다.In addition, the DRAM controller 24 generates an address signal, a RAS signal, and a CAS signal by using the data synchronization signal (D-Sync) and an external clock transmitted from the data separator 22, and supplies the same to the DRAM 23. Accordingly, the DRAM 23 stores R / G / B image data transmitted from the data separator 22 at a corresponding address.
따라서 도 3에 도시된 바와 같이, 상기 디렘에 저장될 영상데이터는 CAS 신호의 폴링 에지에서 유효하므로 안정된 영상데이터 저장이 가능하다.Accordingly, as shown in FIG. 3, since the image data to be stored in the DRAM is valid at the falling edge of the CAS signal, stable image data can be stored.
이때 디렘 제어부(24)의 동작을 상세히 설명하면 다음과 같다.In this case, the operation of the DRAM controller 24 will be described in detail.
상술한 바와 같이, 하나의 영상데이터를 디렘(23)에 써넣기 위해서는 해당 어드레스와 RAS 및 CAS 신호가 필요하므로 각각의 신호를 생성하기 위해서 상기 픽셀 클럭에 비해 두배 이상의 주파수를 갖는 클럭이 필요한 것이다.As described above, in order to write one image data into the DRAM 23, a corresponding address, a RAS, and a CAS signal are required. Thus, a clock having a frequency more than twice as large as that of the pixel clock is required to generate each signal.
따라서 디렘 제어부(24)는 외부 클럭 즉, 상기 픽셀 클럭과 동기되고 상기 픽셀 클럭에 비해 적어도 2배 이상의 주파수를 갖는 클럭을 이용하여 상기 데이터 동기신호의 라이징 에지(Rising edge)를 검출하고 그 시점에서 디렘(23)의 어드레스를 변화시킨다. 그리고 상기 데이터 동기신호의 폴링 에지(Falling edge)를 검출하고 그 시점에서 CAS 신호 및 RAS 신호를 생성하여 상기 디렘(23)의 데이터 저장동작을 제어하는 것이다.Accordingly, the DRAM controller 24 detects a rising edge of the data synchronization signal by using an external clock, that is, a clock synchronized with the pixel clock and having a frequency at least twice as large as that of the pixel clock. The address of the DRAM 23 is changed. In addition, a falling edge of the data synchronization signal is detected and a CAS signal and a RAS signal are generated at that time to control the data storage operation of the DRAM 23.
본 발명에 따른 플라즈마 디스플레이 패널의 입력 영상데이터 저장장치 및 방법은 PLL과 같은 고가의 회로구성 없이 데이터 동기신호 및 픽셀 클럭의 2배 이상되는 클럭을 이용하여 안정되게 영상데이터를 저장하므로 제품의 제조비용을 절감할 수 있는 효과가 있다.The input image data storage device and method of the plasma display panel according to the present invention stably store the image data using a data synchronizing signal and a clock that is twice as large as the pixel clock without an expensive circuit configuration such as a PLL. There is an effect to reduce the.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0063696A KR100379500B1 (en) | 2000-10-28 | 2000-10-28 | Apparatus and method for storing input video data of plasma display panel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0063696A KR100379500B1 (en) | 2000-10-28 | 2000-10-28 | Apparatus and method for storing input video data of plasma display panel |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020032929A KR20020032929A (en) | 2002-05-04 |
| KR100379500B1 true KR100379500B1 (en) | 2003-04-10 |
Family
ID=19695927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-0063696A KR100379500B1 (en) | 2000-10-28 | 2000-10-28 | Apparatus and method for storing input video data of plasma display panel |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100379500B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100726993B1 (en) * | 2005-12-29 | 2007-06-14 | 엘지전자 주식회사 | Memory of plazma display panel and control method thereof |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11119725A (en) * | 1997-06-13 | 1999-04-30 | Matsushita Electric Ind Co Ltd | Method and device for displaying video image frame sequence |
| JP2000002841A (en) * | 1998-03-31 | 2000-01-07 | Matsushita Electric Ind Co Ltd | Reduction of dynamic pixel distortion in digital display device using pulse number equalization |
-
2000
- 2000-10-28 KR KR10-2000-0063696A patent/KR100379500B1/en not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20020032929A (en) | 2002-05-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20060227 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |