KR20000009131A - Electric power restitution apparatus of plasma display device - Google Patents

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Abstract

PURPOSE: An electric power restitution apparatus is provided to drive a plasma display device with high efficiency and low electric power by restituting an invalidity electric power. CONSTITUTION: The electric power restitution apparatus comprises a display panel arranged in matrix shape of pixels, detector for detecting current from the display panel, driver for driving the display panel by generating a resonance wave, the time constant changer for changing a time constant of the resonance wave according to the detected current. A power source supply point is synchronized with a resonance point of the resonance wave by changing the time constant of LC resonance circuit according to on/off of the panel.

Description

플라즈마 표시장치의 전력 회수장치(Energy Recovery Apparatus in Plasma Display)Energy Recovery Apparatus in Plasma Display

본 발명은 플라즈마 표시장치의 에너지 회수장치 및 회수방법에 관한 것으로, 특히 무효전력을 회수하여 소비전력을 줄이기 위한 전력 회수 장치에 있어서 패널의 용량성분을 고려하여 무효전력을 회수하도록 한 전력 회수장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an energy recovery apparatus and a recovery method of a plasma display device, and more particularly, to a power recovery apparatus for recovering reactive power in consideration of a capacitance component of a panel in a power recovery apparatus for recovering reactive power and reducing power consumption. It is about.

플라즈마 표시장치는 가스방전을 이용한 화상 표시장치로서 최근의 개발노력으로 대화면에서 영상 품질이 향상되고 있다. 이 플라즈마 표시장치는 그 구동방식에 따라 크게 대향방전을 하게 되는 직류(DC)형과 면방전을 하게 되는 교류(AC)형으로 대별된다. 교류방식의 플라즈마 표시장치는 직류방식에 비하여 저소비전력과 라이프 타임이 큰 장점이 있기 때문에 주목을 받고 있는 구동방식이다. 교류 구동형의 플라즈마 표시장치는 유전체를 사이에 두고 교류전압을 인가시켜 그 반주기마다 방전을 행하게 하는 것으로 구동방식에 따라 서브필드(Sub-field) 방식과 서브프레임(Sub-frame) 방식으로 나뉘어진다. 256 계조를 표현할 때 서브필드 방식은 한 프레임을 8 개의 서브필드로 시분할하고 각 서브필드는 다시 전화면을 초기화하는 리셋기간과 전화면을 선순차 방식으로 주사하면서 데이터를 기입하는 어드레스 기간 및 데이터가 기입된 셀들의 발광상태를 유지시키는 서스테인 기간으로 시분할된다. 여기서, 각 서브필드의 리셋기간 및 어드레스 기간은 각 서브필드에서 동일한 반면에 각 서스테인 기간은 휘도 상대비에 따라 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가되도록 할당된다. 각 서브필드에서는 해당 서스테인 기간에 비례하는 계조를 구현하게 되고 각 서브필드에서 구현된 계조가 조합됨으로써 한 프레임에서 256 계조를 표현하게 된다.The plasma display device is an image display device using gas discharge, and image quality is improved in a large screen with recent development efforts. The plasma display device is roughly classified into a direct current (DC) type that has a large opposite discharge and an alternating current (AC) type that has a surface discharge according to its driving method. The plasma display device of the AC type is a driving method that has attracted attention because of the advantages of low power consumption and lifetime compared to the DC method. AC drive type plasma display device is to discharge AC every half cycle by applying AC voltage across dielectric and it is divided into sub-field method and sub-frame method according to driving method. . When expressing 256 gray levels, the subfield method time-divisions one frame into eight subfields, and each subfield has a reset period for initializing the full screen and an address period and data for writing data while scanning the full screen in a linear order manner. It is time-divided into a sustain period for maintaining the light emitting state of the written cells. Here, the reset period and the address period of each subfield are the same in each subfield, while each sustain period is 2 n (n = 0,1,2,3,4,5,6,7) according to the luminance relative ratio. Allocated to increase in proportion. Each subfield implements a gray scale proportional to a corresponding sustain period, and the gray scales implemented in each subfield are combined to express 256 gray scales in one frame.

서브필드 방식의 교류 구동형 플라즈마 표시장치에서는 전극간의 용량성분 Cp가 크게 되므로 방전에 이용되지 않는 무효전력이 그 만큼 커지게 된다. 아울러 플라즈마 표시장치의 대형화 추세에 있어서 플라즈마 표시장치가 대형화되면 용량성분 Cp는 급속히 증가하게 된다. 예를 들면, 21" 교류 구동형 플라즈마 디스플레이 패널(Plasma Display Panel : PDP)이 640×480×3의 화소를 갖는 컬러 모니터라면 패널 전체의 캐패시턴스(Capacitance)는 17pF 정도가 된다. 이 패널에서 주파수 200kHz, 전압 레벨 180V의 서스테인 펄스로 유지 방전하기 위한 전력은 W=17nF×(180V)2×200kHz×2(충방전)×2(극성반전)=220Watt 정도가 된다. 이와 같이, 플라즈마 표시장치는 유지방전을 위해서 상당히 큰 전력이 요구되므로 무효전력을 억제하여 소비전력을 낮추게 된다.In the sub-field alternating current plasma display device, the capacitance component Cp between the electrodes becomes large, so that the reactive power not used for discharge becomes large. In addition, in the trend of increasing the size of the plasma display device, when the plasma display device becomes larger, the capacitive component Cp increases rapidly. For example, if a 21 "AC-driven plasma display panel (PDP) is a color monitor with 640 x 480 x 3 pixels, the capacitance of the entire panel is about 17 pF. In this panel, the frequency is 200 kHz. The power for sustain discharge with sustain pulses having a voltage level of 180 V is about W = 17 nF × (180 V) 2 × 200 kHz × 2 (charge / discharge) × 2 (polar reverse) = 220 Watt. Since a large amount of power is required for discharging, power consumption is reduced by suppressing reactive power.

종래의 전력 회수장치는 도 1과 같이 주사 및 서스테인 전극 (이하 "Y 전극"이라 함)(1)에 접속된 다수의 주사/유지 전극 단위구동셀(이하 "Y 전극 단위구동셀"이라 함)(10)과, 공통전극(이하 "Z 전극"이라 함)(2)에 접속된 공통 전극 단위구동셀(이하 "Z 전극 단위구동셀"이라 함)(20)을 구비한다. Y 전극(1)과 Z 전극(2)은 전극간 용량성 패널 캐패시터(Cp)에 접속된다. Y 전극(1)과 Z 전극(2)은 유지전극쌍으로써 Y 전극 단위구동셀(10)과 Z 전극 단위구동셀(20)에 의해 서스테인 펄스가 인가되어 유지방전을 행함으로써 표시된 데이터의 밝기를 유지시키게 된다. Y 전극 단위구동셀(10)은 기저 전압원에 접속된 외부 캐패시터(Cex1)와, 외부 캐패시터(Cex1)에 병렬로 접속된 제1 및 제3 스위치(S1,S3)와, 외부 서스테인 전압 공급원과 기저 전압원 사이에 직렬로 접속된 제2 및 제4 스위치(S2, S4)와, 제1 노드(n1)와 제2 노드(n2) 사이에 접속된 인덕터(L)를 구비한다. Z 전극 단위구동셀(20)은 패널 캐패시터(Cp)를 중심으로 Y 전극 단위구동셀(10)에 대칭적으로 구성된다.A conventional power recovery device is a plurality of scan / sustain electrode unit drive cells (hereinafter referred to as “Y electrode unit drive cells”) connected to scan and sustain electrodes (hereinafter referred to as “Y electrodes”) 1 as shown in FIG. 1. And a common electrode unit driving cell (hereinafter referred to as "Z electrode unit driving cell") 20 connected to the common electrode (hereinafter referred to as "Z electrode") 2. The Y electrode 1 and the Z electrode 2 are connected to the inter-electrode capacitive panel capacitor Cp. The Y electrode 1 and the Z electrode 2 are sustain electrode pairs as sustain electrode pairs, and sustain pulses are applied by the Y electrode unit driving cell 10 and the Z electrode unit driving cell 20 to perform sustain discharge. Will be maintained. The Y electrode unit driving cell 10 includes an external capacitor Cex1 connected to a base voltage source, first and third switches S1 and S3 connected in parallel to an external capacitor Cex1, an external sustain voltage supply source and a base. Second and fourth switches S2 and S4 connected in series between the voltage sources and an inductor L connected between the first node n1 and the second node n2 are provided. The Z electrode unit driving cell 20 is symmetrically configured in the Y electrode unit driving cell 10 with respect to the panel capacitor Cp.

도 2는 도 1에 도시된 Y 전극 단위구동셀(10) 또는 Z 전극 단위구동셀(20)에 의해 패널 캐패시터(Cp)에 충/방전되는 전압레벨을 나타내는 파형도와, 스위치들의 절환 타이밍도를 나타낸다. 도 2에 있어서, Vy는 Y 전극 단위구동셀(10)이 패널 캐패시터(Cp)를 충/방전시킬 때 패널 캐패시터(Cp)의 충/방전 전압 파형을 나타내고 Vz는 Z 전극 단위구동셀(20)이 패널 캐패시터(Cp)를 충/방전시킬 때 패널 캐패시터(Cp)의 충/방전 전압 파형을 나타낸다. 그리고 S1 내지 S8은 도 1에 도시된 스위치들을 나타내며 "■"는 온(on) 상태를 블랭크(Blank)는 오프(off) 상태를 나타낸다.FIG. 2 is a waveform diagram illustrating voltage levels charged and discharged to the panel capacitor Cp by the Y electrode unit driving cell 10 or the Z electrode unit driving cell 20 shown in FIG. 1, and a switching timing diagram of the switches. Indicates. In FIG. 2, Vy represents the charge / discharge voltage waveform of the panel capacitor Cp when the Y electrode unit driver cell 10 charges / discharges the panel capacitor Cp, and Vz represents the Z electrode unit driver cell 20. The charging / discharging voltage waveform of the panel capacitor Cp is shown when the panel capacitor Cp is charged / discharged. And S1 to S8 represent the switches shown in FIG. 1 and " ■ " represents an on state and a blank represents an off state.

도 2를 참조하여 Y 전극 단위구동셀(10)을 중심으로 전력 회수장치의 동작을 설명하면 다음과 같다. 외부 캐패시터(Cex1)에 전압이 충전되었다고 가정하면, 먼저 제1 스위치(S1)가 닫히게 되어 외부 캐패시터(Cex)에 충전된 전압이 제1 스위치(S1)와 인덕터(L)를 경유하여 패널 캐패시터(Cp)에 충전된다. 그리고 LC 공진파형의 공진점에서 제2 스위치(S2)를 닫아 외부 서스테인 전압(Vs)을 패널 캐패시터(Cp)에 공급함으로써 패널 캐패시터(Cp)를 충전하게 된다. 방전시에는 먼저 제3 스위치(S3)가 닫히게 되어 패널 캐패시터(Cp)에 충전된 전압이 인덕터(L)와 제2 스위치(S2)를 경유하여 외부 캐패시터(Cex)에 공급됨으로써 외부 캐패시터(C)가 충전된다. 그 다음, 제2 스위치(S2)는 열리게 되고 제4 스위치(S4)는 닫히게 되어 패널 캐패시터(Cp)는 완전히 방전된다. 패널 캐패시터(Cp)가 소정기간(대략 1μs) 방전을 유지한 후, Z 전극 단위구동셀(20)이 패널 캐패시터(Cp)를 충/방전시키게 된다. Y 전극 단위구동셀(10)과 Z 전극 단위구동셀(10)은 교번적으로 패널 캐패시터(Cp)를 충방전시켜 Y 전극(1) 및 Z 전극(2) 사이에 유지방전을 일으키게 된다.Referring to FIG. 2, the operation of the power recovery device based on the Y electrode unit driving cell 10 will be described below. If it is assumed that the voltage is charged in the external capacitor Cex1, the first switch S1 is first closed so that the voltage charged in the external capacitor Cex is passed through the first switch S1 and the inductor L. Cp). The panel capacitor Cp is charged by supplying the external sustain voltage Vs to the panel capacitor Cp by closing the second switch S2 at the resonance point of the LC resonance waveform. At the time of discharging, the third switch S3 is first closed, and the voltage charged in the panel capacitor Cp is supplied to the external capacitor Cex via the inductor L and the second switch S2, thereby providing the external capacitor C. Is charged. Next, the second switch S2 is opened and the fourth switch S4 is closed so that the panel capacitor Cp is completely discharged. After the panel capacitor Cp maintains discharge for a predetermined period (approximately 1 mu s), the Z electrode unit driving cell 20 charges / discharges the panel capacitor Cp. The Y electrode unit driving cell 10 and the Z electrode unit driving cell 10 alternately charge and discharge the panel capacitor Cp to cause a sustain discharge between the Y electrode 1 and the Z electrode 2.

플라즈마 디스플레이 패널(PDP)은 그 특성상 전화면이 점등된 상태와 전화면이 소등된 상태에서 패널의 용량성분이 크게 차이가 나타나게 된다. 도 1에 도시된 바와 같은 종래의 전력 회수장치는 패널의 온/오프 특성을 고려하지 않기 때문에 효과적으로 무효 전력이 회수되지 않고 있다. 이를 상세히 하면, 종래의 전력 회수장치에서 공진 주파수를 결정짓는 LC 시정수값은 다음의 수학식 1과 같다.In the plasma display panel (PDP), the capacitance component of the panel is significantly different in the state where the full screen is turned on and the full screen is turned off. The conventional power recovery apparatus as shown in FIG. 1 does not consider the on / off characteristics of the panel, and thus, reactive power is not effectively recovered. In detail, the LC time constant that determines the resonance frequency in the conventional power recovery apparatus is expressed by Equation 1 below.

여기서, L은 인덕턴스(inductance), C는 캐패시턴스(Capacitance)를 나타낸다. 패널의 부유 용량값(즉, 패널 캐패시터 Cp)은 방전 전류의 크기에 따라 변하게 되므로 방전 전류에 따라 인덕터(L) 및 캐패시턴스(C)를 변화시켜야만 효과적으로 무효 전력을 회수할 수 있게 된다.Where L is inductance and C is capacitance. Since the stray capacitance value of the panel (that is, the panel capacitor Cp) changes according to the magnitude of the discharge current, reactive power can be effectively recovered only by changing the inductor L and the capacitance C according to the discharge current.

따라서, 본 발명의 목적은 무효 전력을 회수하여 고효율·저전력으로 플라즈마 표시장치를 구동하도록 한 플라즈마 표시장치의 전력 회수장치를 제공하는데 있다.Accordingly, it is an object of the present invention to provide a power recovery device of a plasma display device which recovers reactive power to drive a plasma display device with high efficiency and low power.

도 1은 종래의 전력 회수장치를 개략적으로 나타내는 회로도.1 is a circuit diagram schematically showing a conventional power recovery device.

도 2는 도 1에 도시된 스위치들의 온/오프 타이밍과 패널 캐패시터의 출력 파형을 나타내는 파형도/타이밍도.FIG. 2 is a waveform diagram / timing diagram showing on / off timing of the switches shown in FIG. 1 and an output waveform of the panel capacitor. FIG.

도 3은 본 발명의 실시예에 따른 플라즈마 표시장치의 전력 회수장치를 나타내는 회로도.3 is a circuit diagram showing a power recovery device of the plasma display device according to an embodiment of the present invention.

도 4는 도 3에 도시된 검출부 및 제5 스위치의 상세 회로도.4 is a detailed circuit diagram of a detector and a fifth switch shown in FIG. 3;

도 5는 본 발명의 다른 실시예에 따른 플라즈마 표시장치의 전력 회수장치를 나타내는 회로도.5 is a circuit diagram illustrating a power recovery device of a plasma display device according to another exemplary embodiment of the present invention.

도 6은 도 5에 도시된 검출부 및 제5 스위치의 상세 회로도.FIG. 6 is a detailed circuit diagram of the detector and the fifth switch shown in FIG. 5; FIG.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

1 : Y 전극 2 : Z 전극1: Y electrode 2: Z electrode

10,30,50 : Y 전극 단위구동셀 12,14 : 검출부10,30,50: Y electrode unit driving cell 12,14: detection unit

20,40,60 : Z 전극 단위구동셀20,40,60: Z electrode unit driving cell

상기 목적을 달성하기 위하여, 본 발명의 플라즈마 표시장치의 전력 회수장치는 화소들이 매트릭스 형태로 배치되는 표시패널과, 표시패널로부터 전류를 검출하는 전류 검출수단과, 공진파형을 생성하여 표시패널을 구동하기 위한 구동수단과, 검출된 전류에 따라 공진파형의 시정수를 가변하는 시정수 가변수단을 구비한다.In order to achieve the above object, the power recovery device of the plasma display device of the present invention, a display panel in which the pixels are arranged in a matrix form, current detection means for detecting a current from the display panel, and generates a resonance waveform to drive the display panel Drive means and time constant variable means for varying the time constant of the resonant waveform according to the detected current.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above objects will become apparent from the description of the embodiments with reference to the accompanying drawings.

이하, 도 3 및 도 4를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 3 and 4.

도 3은 본 발명의 실시예에 따른 플라즈마 표시장치의 전력 회수장치를 나타내는 회로도이다.3 is a circuit diagram illustrating a power recovery device of a plasma display device according to an exemplary embodiment of the present invention.

도 3의 구성에서, 본 발명에 따른 전력 회수장치는 Y 전극(1)에 접속된 Y 전극 단위구동셀(30)과, Z 전극(2)에 접속된 Z 전극 단위구동셀(40)을 구비한다. Y전극 단위구동셀(30)과 Z 전극 단위구동셀(40)은 교번적으로 구동되어 패널 캐패시터(Cp)를 충/방전하여 유지방전이 되도록 한다. Y 전극 단위구동셀(30)은 기저 전압원에 접속된 외부 캐패시터(Cex1)와, 외부 캐패시터(Cex1)에 병렬로 접속된 제1 및 제3 스위치(SW1,SW3)와, 패널 캐패시터(Cp)에 병렬 접속된 제2 및 제4 스위치(SW2,SW4)와, 역전류 방지용 다이오드(D1,D2)를 경유하여 제1 및 제3 스위치(SW1,SW3)에 병렬 접속된 제1 및 제2 인덕터(L1,L2)와, 외부 서스테인 전압 공급원과 제2 스위치(SW2) 사이에 접속되는 검출부(12)와, 캐패시턴스값이 변하도록 검출부(12)에서 공급되는 제어신호에 따라 절환되는 제5 스위치(SW5)를 구비한다. 검출부(12)는 패널 캐패시터(Cp)에서 공급되는 전류를 검출하여 검출된 전류가 크게 되면 제1 인덕터(L1)가 패널 캐패시터(Cp)에 직렬 접속되도록 제5 스위치(SW5)를 제어하게 된다. 이와 반대로, 패널 캐패시터(Cp)에서 검출된 전류가 작게 되면 검출부(12)는 제1 인덕터(L1)와 제2 인덕터(L2)가 패널 캐패시터(Cp)에 병렬 접속되도록 한다. 패널 캐패시터(Cp)에 인가되는 전류가 작은 경우 제1 및 제2 인덕터(L1,L2)가 패널 캐패시터(Cp)에 병렬 접속되므로 제1 인덕터(L1)가 패널 캐패시터(Cp)에 직렬 접속되는 전자의 경우보다 인덕턴스값이 작게 된다. 이 경우, 수학식1에서 시정수값은 작아지게 되어 LC 공진 주파수는 크게 된다.In the configuration of FIG. 3, the power recovery apparatus according to the present invention includes a Y electrode unit driving cell 30 connected to the Y electrode 1, and a Z electrode unit driving cell 40 connected to the Z electrode 2. do. The Y electrode unit driving cell 30 and the Z electrode unit driving cell 40 are alternately driven to charge / discharge the panel capacitor Cp so as to maintain sustain discharge. The Y electrode unit driving cell 30 is connected to the external capacitor Cex1 connected to the base voltage source, the first and third switches SW1 and SW3 connected in parallel to the external capacitor Cex1, and the panel capacitor Cp. First and second inductors connected in parallel to the first and third switches SW1 and SW3 via the second and fourth switches SW2 and SW4 connected in parallel and the reverse current prevention diodes D1 and D2. The detection unit 12 connected between L1 and L2, the external sustain voltage supply source and the second switch SW2, and the fifth switch SW5 switched according to the control signal supplied from the detection unit 12 so that the capacitance value changes. ). The detector 12 detects a current supplied from the panel capacitor Cp and controls the fifth switch SW5 so that the first inductor L1 is connected in series with the panel capacitor Cp when the detected current becomes large. On the contrary, when the current detected by the panel capacitor Cp decreases, the detector 12 allows the first inductor L1 and the second inductor L2 to be connected to the panel capacitor Cp in parallel. When the current applied to the panel capacitor Cp is small, the first and second inductors L1 and L2 are connected in parallel to the panel capacitor Cp, so that the first inductor L1 is connected to the panel capacitor Cp in series. The inductance value becomes smaller than in the case of. In this case, in Equation 1, the time constant becomes small and the LC resonance frequency becomes large.

패널 캐패시터(Cp)는 제1 인덕터(L1)에 직렬 접속된 상태에서 패널 캐패시터(Cp)가 Y 전극 구동부(30)에 의해 충/방전되는 것은 다음과 같다. 먼저, 제1 스위치(SW1)가 닫히게 되어 외부 캐패시터(Cex1)에 충전된 전압이 제1 스위치(SW1)와 제1 인덕터(L1)를 경유하여 패널 캐패시터(Cp)에 충전된다. 그리고 제2 스위치(S2)는 닫히게 되어 외부 서스테인 전압(Vs)이 검출부(12)를 경유하여 패널 캐패시터(Cp)에 공급되고 검출부(12)는 패널 캐패시터(Cp)로부터 전류를 검출하게 된다. 패널 캐패시터(Cp)에서 검출된 전류가 소정값보다 작아지게 되면 검출부(12)는 제5 스위치(SW5)를 제어하여 패널 캐패시터(Cp)에 제1 및 제2 인덕터(L1,L2)가 병렬 접속되도록 한다. 그러면 인덕턴스값이 작아지게 되므로 시정수값이 작아지게 된다. 따라서, LC 공진파형의 라이징 타임이 작아지게 된다. 패널 캐패시터(Cp)에서 검출된 전류가 소정값보다 크게 되면 검출부(12)는 제5 스위치(SW5)를 제어하여 패널 캐패시터(Cp)에 제1 인덕터(L1,L2)가 직렬 접속되도록 한다. 그러면 인덕턴스값이 커지게 되므로 시정수값이 커지게 된다. 따라서, LC 공진파형의 라이징 타임이 크게 된다. 방전시에는 먼저 제3 스위치(SW3)가 닫히게 되어 패널 캐패시터(Cp)에 충전된 전압이 외부 캐패시터(Cex)에 공급되어 충전된다. 그리고 제2 스위치(SW2)는 열리게 되고 제4 스위치(SW4)는 닫히게 되어 패널 캐패시터(Cp)는 완전히 방전된다. 결과적으로, 검출부(12)는 패널 캐패시터(Cp)에서 검출된 전류레벨에 따라 제5 스위치(SW5)를 제어하여 인덕턴스값을 변하게함으로써 LC 공진파형의 시정수값을 변하게 하여 외부 서스테인 전압(Vs)의 공급시점을 LC 공진파형의 공진점에 동기되도록 한다.The panel capacitor Cp is charged / discharged by the Y electrode driver 30 in the state where the panel capacitor Cp is connected to the first inductor L1 in series. First, the first switch SW1 is closed so that the voltage charged in the external capacitor Cex1 is charged in the panel capacitor Cp via the first switch SW1 and the first inductor L1. The second switch S2 is closed so that the external sustain voltage Vs is supplied to the panel capacitor Cp via the detector 12, and the detector 12 detects a current from the panel capacitor Cp. When the current detected by the panel capacitor Cp becomes smaller than a predetermined value, the detector 12 controls the fifth switch SW5 so that the first and second inductors L1 and L2 are connected in parallel to the panel capacitor Cp. Be sure to As a result, the inductance value becomes smaller, and thus the time constant value becomes smaller. Therefore, the rising time of the LC resonant waveform becomes small. When the current detected by the panel capacitor Cp is greater than a predetermined value, the detector 12 controls the fifth switch SW5 so that the first inductors L1 and L2 are connected in series to the panel capacitor Cp. Then, the inductance increases, so the time constant increases. Therefore, the rising time of the LC resonant waveform becomes large. At the time of discharging, the third switch SW3 is closed first, and the voltage charged in the panel capacitor Cp is supplied to the external capacitor Cex and charged. The second switch SW2 is opened and the fourth switch SW4 is closed to completely discharge the panel capacitor Cp. As a result, the detector 12 controls the fifth switch SW5 according to the current level detected by the panel capacitor Cp to change the inductance value so as to change the time constant value of the LC resonance waveform so as to change the external sustain voltage Vs. The supply point is synchronized with the resonance point of the LC resonance waveform.

이를 위하여, 검출부(12)는 도 4에서와 같이 패널 캐패시터(Cp)에 접속되어 패널 캐패시터(Cp)에 인가되는 전류를 검출하기 위한 전류 검출용 저항(R)과, 전류 검출용 저항(R)으로부터 인가되는 전압에 따라 온/오프(on/off)되어 제2 트랜지스터(Q2)를 제어하기 위한 제1 트랜지스터(Q1)를 구비한다. 여기서, 제1 및 제2 트랜지스터(Q1,Q2)는 NPN 바이폴라 트랜지스터가 사용된다. 제2 트랜지스터(Q2)는 도 3에 도시된 제5 스위치(SW5)를 대신하게 된다. 패널 캐패시터(Cp)에 인가되는 전류는 제2 스위치(SW2)를 경유하여 전류 검출용 저항(R)에서 검출된다. 패널 캐패시터(Cp)에 인가되는 전류레벨이 높아지면 전류 검출용 저항(R) 양단에 걸리는 전압이 높아지게 되고 이 전압레벨이 문턱전압 이상으로 되어 베이스 저항(RB1)을 경유하여 베이스에 인가되면 제1 트랜지스터(Q1)는 턴온(turn-on)된다. 그러면 제1 트랜지스터(Q1)의 컬렉터와 에미터는 접속하게 되어 제2 트랜지스터(Q2)의 베이스에는 문턱전압 이하의 전압이 인가되어 제2 트랜지스터(Q2)는 턴오프(turn-off)된다. 제2 트랜지스터(Q2)가 오프되면서 제2 트랜지스터(Q2)의 컬렉터와 에미터간은 절체되어 패널 캐패시터(Cp)는 제1 인덕터(L1)에 직렬 접속된다. 패널 캐패시터(Cp)에 인가되는 전류레벨이 낮아 지게되면 전류 검출용 저항(R) 양단에 걸리는 전압이 낮아지게 되고 이 전압레벨이 문턱전압 이하로 베이스에 인가되면 제1 트랜지스터(Q1)는 턴오프(turn-off)된다. 그러면 제1 트랜지스터(Q1)의 컬렉터와 에미터는 절체되어 문턱 전압 이상의 전압레벨을 가지는 공통전압(Vcc)이 제2 트랜지스터(Q2)의 베이스에 인가된다. 이에 따라 제2 트랜지스터(Q2)는 턴온(turn-on)되고 제2 트랜지스터(Q2)의 컬렉터와 에미터간이 접속되어 패널 캐패시터(Cp)는 제1 인덕터(L1)와 제2 인덕터(L2)에 병렬 접속된다.To this end, the detector 12 is connected to the panel capacitor Cp as shown in FIG. 4 to detect a current applied to the panel capacitor Cp, and a current detecting resistor R and a current detecting resistor R. And a first transistor Q1 for turning on / off according to a voltage applied from the second transistor Q2. Here, NPN bipolar transistors are used for the first and second transistors Q1 and Q2. The second transistor Q2 replaces the fifth switch SW5 shown in FIG. 3. The current applied to the panel capacitor Cp is detected by the current detecting resistor R via the second switch SW2. When the current level applied to the panel capacitor Cp becomes high, the voltage across the current detecting resistor R becomes high. When the voltage level becomes equal to or greater than the threshold voltage and is applied to the base via the base resistor R B1 , One transistor Q1 is turned on. Then, the collector and the emitter of the first transistor Q1 are connected to each other, and a voltage below a threshold voltage is applied to the base of the second transistor Q2 so that the second transistor Q2 is turned off. As the second transistor Q2 is turned off, the collector and the emitter of the second transistor Q2 are transferred to each other so that the panel capacitor Cp is connected in series with the first inductor L1. When the current level applied to the panel capacitor Cp is lowered, the voltage across the current detecting resistor R is lowered. When the voltage level is applied to the base below the threshold voltage, the first transistor Q1 is turned off. (turn-off). Then, the collector and the emitter of the first transistor Q1 are switched to apply a common voltage Vcc having a voltage level equal to or greater than a threshold voltage to the base of the second transistor Q2. Accordingly, the second transistor Q2 is turned on and the collector and the emitter of the second transistor Q2 are connected to each other so that the panel capacitor Cp is connected to the first inductor L1 and the second inductor L2. Are connected in parallel.

도 5는 본 발명의 다른 실시예에 따른 플라즈마 표시장치의 전력 회수장치를 나타내는 회로도이다.5 is a circuit diagram illustrating a power recovery device of a plasma display device according to another embodiment of the present invention.

도 5의 구성에서, 본 발명에 따른 전력 회수장치는 Y 전극(1)에 접속된 Y 전극 단위구동셀(50)과, Z 전극(2)에 접속된 Z 전극 단위구동셀(50)을 구비한다. 여기서, Y 전극 단위구동셀(50)은 패널 캐패시터(Cp)의 방전시 충전되는 제1 및 제2 외부 캐패시터(Cex1, Cex2)와, 제1 외부 캐패시터(Cex1, Cex2)에 병렬 접속된 제1 및 제3 스위치(SW1,SW3)와, 패널 캐패시터(Cp)에 병렬 접속된 제2 및 제4 스위치(SW2,SW4)와, 역전류 방지용 다이오드(D1,D2)를 경유하여 제1 및 제3 스위치(SW1,SW3)에 공통으로 접속됨과 아울러 제2 및 제4 스위치(SW2,SW4)에 공통으로 접속된 인덕터(L1)와, 외부 서스테인 전압 공급원과 제2 스위치(SW2) 사이에 접속되는 검출부(14)와, 인덕턴스값이 변화도록 검출부(14)에서 공급되는 제어신호에 따라 절환되는 제5 스위치(SW5)를 구비한다. 검출부(14)는 패널 캐패시터(Cp)에서 전류를 검출하여 검출된 전류가 크게 되면 제1 및 제2 외부 캐패시터(Cex1,Cex2)가 병렬조합으로 패널 캐패시터(Cp)에 직렬 접속되도록 제5 스위치(SW5)를 제어하게 된다. 이와 반대로, 패널 캐패시터(Cp)에서 검출된 전류가 작게 되면 검출부(14)는 제1 인덕터(L1)와 제2 인덕터(L2)가 제1 패널 캐패시터(Cp)에 직렬 접속되도록 제5 스위치(SW5)를 제어하게 된다. 패널 캐패시터(Cp)에 인가되는 전류가 작게 되면 제1 외부 캐패시터(Cex1)는 패널 캐패시터(Cp)에 직렬 접속되므로 제1 및 제2 캐패시터(Cex1,Cex2)가 병렬 조합으로 접속되는 전자의 경우보다 캐패시턴스값이 작게 된다. 캐패시턴스값이 작게되면 수학식1에서 시정수값이 작아지게 되어 LC 공진파형의 라이징 타임이 작아지게 된다.In the configuration of FIG. 5, the power recovery apparatus according to the present invention includes a Y electrode unit driving cell 50 connected to the Y electrode 1, and a Z electrode unit driving cell 50 connected to the Z electrode 2. do. Herein, the Y electrode unit driving cell 50 includes first and second external capacitors Cex1 and Cex2 that are charged when the panel capacitor Cp is discharged, and a first connected in parallel to the first external capacitors Cex1 and Cex2. And first and third via third and second switches SW1 and SW3, second and fourth switches SW2 and SW4 connected in parallel to the panel capacitor Cp, and reverse current prevention diodes D1 and D2. A detector connected to the switches SW1 and SW3 in common and connected between the inductor L1 and the external sustain voltage supply source and the second switch SW2 which are commonly connected to the second and fourth switches SW2 and SW4. And a fifth switch SW5 switched in accordance with the control signal supplied from the detector 14 so that the inductance value changes. The detector 14 detects a current from the panel capacitor Cp, and when the detected current becomes large, the fifth switch (ie, the first and second external capacitors Cex1 and Cex2 are connected in series to the panel capacitor Cp in parallel combination). SW5) is controlled. On the contrary, when the current detected by the panel capacitor Cp decreases, the detector 14 may connect the fifth switch SW5 such that the first inductor L1 and the second inductor L2 are connected in series with the first panel capacitor Cp. Will be controlled. When the current applied to the panel capacitor Cp decreases, the first external capacitor Cex1 is connected in series to the panel capacitor Cp, so that the first and second capacitors Cex1 and Cex2 are connected in a parallel combination than in the former case. The capacitance value becomes small. If the capacitance value is small, the time constant value becomes small in Equation 1, and the rising time of the LC resonance waveform is reduced.

이를 위하여, 검출부(14)는 도 6에서와 같이 도 4와 실질적으로 동일하게 구성되며 제2 트랜지스터(즉, 제5 스위치)는 PNP형 바이폴라 트랜지스터가 사용된다. 여기서, 제2 트랜지스터(Q2)의 에미터 단자에는 제1 외부 캐패시터(Cex1)가 접속되며 컬렉터 단자에는 제2 외부 캐패시터(Cex2)가 접속된다. 패널 캐패시터(Cp)에 인가되는 전류레벨이 높아지면 전류 검출용 저항(R) 양단에 걸리는 전압이 높아지게 되고 이 전압레벨이 문턱전압 이상으로 되어 베이스 저항(RB)을 경유하여 베이스에 인가되면 제1 트랜지스터(Q1)는 턴온(turn-on)된다. 그러면 제1 트랜지스터(Q1)의 컬렉터와 에미터는 접속하게 되어 제2 트랜지스터(Q2)의 베이스에는 문턱전압 이하의 전압이 인가되어 제2 트랜지스터(Q2)는 턴온(turn-on)된다. 제2 트랜지스터(Q2)가 턴온되면서 제2 트랜지스터(Q2)의 컬렉터와 에미터는 접속되어 패널 캐패시터(Cp)는 제1 및 2 외부 캐패시터(Cex1,Cex2)에 병렬 접속된다. 패널 캐패시터(Cp)에 인가되는 전류레벨이 낮아 지게되면 전류 검출용 저항(R) 양단에 걸리는 전압이 낮아지게 되고 이 전압레벨이 문턱전압 이하로 베이스에 인가되면 제1 트랜지스터(Q1)는 턴온(turn-on)된다. 그러면 제1 트랜지스터(Q1)의 컬렉터와 에미터는 절체되어 문턱 전압 이상의 전압레벨을 가지는 공통전압(Vcc)이 제2 트랜지스터(Q2)의 베이스에 인가된다. 이에 따라 제2 트랜지스터(Q2)는 턴오프(turn-off)되고 제2 트랜지스터(Q2)의 컬렉터와 에미터간이 절체되어 패널 캐패시터(Cp)는 제1 캐패시터(Cex1)에 직렬 접속된다.To this end, the detector 14 is configured substantially the same as in FIG. 4 as in FIG. 6, and a PNP type bipolar transistor is used as the second transistor (ie, the fifth switch). Here, the first external capacitor Cex1 is connected to the emitter terminal of the second transistor Q2, and the second external capacitor Cex2 is connected to the collector terminal. When the current level applied to the panel capacitor Cp becomes high, the voltage across the current detecting resistor R becomes high. When the voltage level becomes higher than the threshold voltage and applied to the base via the base resistor R B , One transistor Q1 is turned on. Then, the collector and emitter of the first transistor Q1 are connected to each other. A voltage below a threshold voltage is applied to the base of the second transistor Q2, and the second transistor Q2 is turned on. As the second transistor Q2 is turned on, the collector and the emitter of the second transistor Q2 are connected, and the panel capacitor Cp is connected in parallel with the first and second external capacitors Cex1 and Cex2. When the current level applied to the panel capacitor Cp is lowered, the voltage across the current detecting resistor R is lowered. When the voltage level is applied to the base below the threshold voltage, the first transistor Q1 is turned on. turn-on). Then, the collector and the emitter of the first transistor Q1 are switched to apply a common voltage Vcc having a voltage level equal to or greater than a threshold voltage to the base of the second transistor Q2. As a result, the second transistor Q2 is turned off and the collector and emitter of the second transistor Q2 are transferred to each other so that the panel capacitor Cp is connected in series to the first capacitor Cex1.

결과적으로, 본 발명에 따른 플라즈마 표시장치의 전력 회수장치는 패널의 온/오프 상태에 따라 변동되는 전류를 검출하여 LC 공진회로에서 시정수를 가변시킴으로써 외부 서스테인 전압의 공급시점을 LC 공진파형의 공진점에 동기시키게 된다. 한편, 실시예에서는 다수개의 캐패시터 또는 인덕터의 병렬조합으로 시정수를 변화시켰지만 다수개의 캐패시터 또는 인덕터를 직렬조합으로 시정수를 변화시킬 수 있음은 당연하다. 본 발명에 따른 플라즈마 표시장치의 전력 회수장치는 패널의 대형화로 인한 용량성분이 증가할 때 무효전력 회수에 효과적으로 적용될 수 있다.As a result, the power recovery device of the plasma display device according to the present invention detects a current varying according to the on / off state of the panel and varies the time constant in the LC resonant circuit, thereby supplying the external sustain voltage to the resonant point of the LC resonant waveform. Motivated by Meanwhile, in the embodiment, the time constant is changed by a parallel combination of a plurality of capacitors or inductors, but it is natural that the time constant can be changed by a series combination of a plurality of capacitors or inductors. The power recovery apparatus of the plasma display device according to the present invention can be effectively applied to the recovery of reactive power when the capacitance component due to the enlargement of the panel increases.

상술한 바와 같이, 본 발명에 따른 플라즈마 표시장치의 전력 회수장치는 패널의 온/오프 상태에 따라 LC 공진회로의 시정수를 가변함으로써 외부 전원 공급시점이 공진파형의 공진점에 동기될 수 있도록 하여 고효율 및 저전력으로 패널을 구동할 수 있게 된다. 나아가, 본 발명에 따른 플라즈마 표시장치의 전력 회수장치는 패널의 발열을 줄일 수 있으며 수명도 크게 향상시킬 수 있게 된다.As described above, the power recovery device of the plasma display device according to the present invention changes the time constant of the LC resonance circuit according to the on / off state of the panel so that the external power supply point can be synchronized with the resonance point of the resonance waveform. And it is possible to drive the panel at low power. In addition, the power recovery device of the plasma display device according to the present invention can reduce the heat generation of the panel and can greatly improve the lifespan.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (3)

화소들이 매트릭스 형태로 배치되는 표시패널과,A display panel in which pixels are arranged in a matrix form; 상기 표시패널로부터 전류를 검출하는 전류 검출수단과,Current detecting means for detecting a current from the display panel; 공진파형을 생성하여 상기 표시패널을 구동하기 위한 구동수단과,Driving means for driving the display panel by generating a resonance waveform; 상기 검출된 전류에 따라 상기 공진파형의 시정수를 가변하는 시정수 가변수단을 구비하는 것을 특징으로 하는 플라즈마 표시장치의 전력 회수장치.And a time constant varying means for varying the time constant of the resonance waveform in accordance with the detected current. 제 1 항에 있어서,The method of claim 1, 상기 전류 검출수단은 상기 표시패널에 형성된 유지전극쌍에서 전류를 검출하기 위한 검출소자와,The current detecting means includes a detecting element for detecting a current in the sustain electrode pair formed on the display panel; 다수개의 인덕터에 공통으로 접속되어 상기 검출소자에서 검출된 전류에 따라 절환되어 상기 인덕터의 조합을 재조합 하기 위한 스위칭소자를 구비하는 것을 특징으로 하는 플라즈마 표시장치의 전력 회수장치.And a switching device connected to a plurality of inductors in common and switched according to the current detected by the detection device to recombine the combination of the inductors. 제 1 항에 있어서,The method of claim 1, 상기 전류 검출수단은 상기 표시패널에 형성된 유지전극쌍에서 전류를 검출하기 위한 검출소자와,The current detecting means includes a detecting element for detecting a current in the sustain electrode pair formed on the display panel; 다수개의 캐패시터에 공통으로 접속되어 상기 검출소자에서 검출된 전류에 따라 절환되어 상기 인덕터의 조합을 재조합 하기 위한 스위칭소자를 구비하는 것을 특징으로 하는 플라즈마 표시장치의 전력 회수장치.And a switching element connected to a plurality of capacitors in common and switched according to the current detected by the detection element to recombine the combination of the inductors.
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