KR100369993B1 - 동기검출회로 - Google Patents

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Abstract

본 발명은 HDTV 전송에서 사용하는 8 VSB 시스템에서 동기신호 검출시 메모리의 사이즈를 줄이는 동기검출 회로에 관한 것으로서, 특히 데이타 스트림을 5.38MHz 클럭으로 래치한 후 5.38MHz 클럭으로 416 심볼 지연된 데이타를 계속 누적시켜 리미팅 및 절대값을 취하고, 5.38MHz 클럭의 상승 에지와 데이타 세그먼트의 시작 위치가 동일한 경우에는 본래의 데이타 스트림을, 5.38MHz 클럭의 상승 에지와 데이타 세그먼트의 시작위치가 10.76MHz 클럭으로 1클럭 어긋난 경우에는 10.76MHz 클럭으로 1클럭 지연된 데이타 스트림을 출력함으로써, 메모리의 사이즈를 반으로 줄일 수 있으므로 칩 사이즈를 줄이고 비용을 절감할 수 있게된다.

Description

동기검출 회로
본 발명은 고선명 텔레비젼(High Definition ; HDTV)용 동기검출 회로에 관한 것으로서, 특히 HDTV 전송에서 사용하는 8 VSB 시스템에서 메모리의 사이즈를 줄이면서 데이타 세그먼트 동기를 검출하는 동기검출 회로에 관한 것이다.
제 1 도는 HDTV 전송에서 사용하는 종래의 VSB 데이타 스트림의 개념도로서, 832 심볼(Symbol)마다 4심볼의 데이타 세그먼트 동기를 사용하고 있다.
여기서, 심볼은 한 클럭 주기로 지정된 신호이고, 데이타 세그먼트 동기 신호는 데이타의 시작 위치를 나타내는 신호이다.
즉, 832 심볼을 한 단위로 데이타 세그먼트 구간이라 하고, 832 심볼은 4심볼의 데이타 세그먼트 동기 구간과 828 심볼의 데이타 세그먼트 데이타 구간으로 나누어진다.
이때, 데이타 세그먼트 동기 구간의 4심볼의 데이타 크기는 +120과 -120이고, 데이타 세그먼트 데이타 구간의 828 심볼의 데이타 크기는 -168, -120, -72, -24, 24, 72, 120, 168로서 랜덤하게 들어있으며, 0을 기준으로 +, - 값이 대칭으로 되어 있다.
그리고, 데이타 세그먼트 구간에서 하나의 심볼을 하나의 클럭으로 볼수 있으므로, 데이타 세그먼트 구간은 심볼 클럭인 10.76MHz로 동작하는 832 클럭동안 수신된다.
그러므로, 데이타 세그먼트 동기 구간은 똑같은 데이타가 832 클럭 주기로 반복한다.
제 2 도는 상기 제 1 도와 같이 수신되는 데이타 스트림에서 데이타 세그먼트 동기 신호를 검출하는 종래의 동기 검출 회로의 블럭도이다.
제 2 도를 보면, 수신되는 데이타 스트림과 832 심볼 지연된 데이타를 가산하는 가산기(21), 상기 가산기(21)에서 가산된 데이타를 10.76MHz 클럭으로 832 심볼 지연시키는 메모리(22), 상기 가산기(21)의 출력을 분주하는 분주기(23), 및 상기 분주기(23)의 출력을 리미팅하고 절대값을 취하여 1비트의 동기신호를 출력하는 리미팅 및 절대치화부(24)로 구성된다.
이와같이 구성된 종래의 동기검출 회로에서 가산기(21)는 데이타 스트림이 수신되면 수신된 데이타 스트림과 832 심볼 지연된 데이타 스트림을 가산하고, 가산기(21)에서 가산된 데이타 스트림은 메모리(22)로 피드백됨과 동시에 분주기(23)로 출력된다.
상기 메모리(22)는 10.76MHz 클럭으로 가산기(21)에서 가산된 데이타를 832 심볼 지연시키는 라인 지연 메모리로서, 832 심볼 지연된 데이타를 다시가산기(21)로 피드백한다.
그리고, VSB 방식에서 데이타 세그먼트 동기 구간은 +120, -120, -120, +120이 반복적으로 들어있고, 데이타 세그먼트 데이타 구간은 -168, -120, -72, -24, 24, 72, 120, 168이 랜덤하게 들어있으며, 0을 기준으로 +, - 값이 대칭으로 되어 있다. 여기서, -168, -120, -72, -24, 24, 72, 120, 168은 수신기 즉, 튜너와 A/D 컨버터(도시되지 않음)를 통해 가산기(21)로 입력되는 데이타 세그먼트 구간의 데이타의 크기이다.
따라서, 가산기(21)와 메모리(22)를 이용하여 계속적으로 누적(Accumulate)을 시키게되면 데이타 세그먼트 동기 구간은 같은 패턴이 반복되므로 값이 점점 커지고, 828 심볼동안의 데이타 세그먼트 데이타 구간은 랜덤하므로 '0'에 가깝게 된다.
그리고, 상기 가산기(21)의 가산 결과를 분주기(23)에서 1024로 나누어 신호의 크기를 줄이게 되면 데이타 세그먼트 데이타 구간은 완전히 '0'이 된다.
상기 분주기(23)에 의해 데이타 세그먼트 데이타 구간이 완전히 0이 된 후 리미팅 및 절대치화부(24)에서 기준 레벨로 리미팅하고 절대값을 취하면 데이타 세그먼트 동기 신호가 검출된다.
이때, 상기 가산기(21)로 입력되는 데이타 스트림이 a비트이고, 가산기(21)에서 출력되는 데이타 스트림이 a+α비트라면 메모리(22)는 (a+α) × 832 크기의 메모리 사이즈가 필요하게 된다.
따라서, 종래의 동기검출 회로는 메모리(23)의 용량이 크므로 칩(Chip)의 크기가 커지고 비용이 상승하는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 HDTV 전송에서 사용하는 8 VSB 시스템에서 데이타 스트림을 5.38MHz 클럭으로 래치한 후 5.38MHz 클럭으로 데이타를 누적시켜 동기 신호를 검출함으로써, 메모리의 사이즈를 반으로 줄여 칩의 크기를 적게하고 비용을 절감하는 동기검출 회로를 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 동기검출 회로의 특징은, 데이타 스트림을 5.38MHz 클럭으로 래치하는 래치수단과, 상기 래치된 데이타 스트림과 416 심볼지연된 데이타 스트림을 가산하는 가산수단과, 상기 가산 수단의 가산 결과를 5.38MHz 클럭으로 416 심볼 지연시켜 상기 가산 수단으로 피드백하는 메모리와, 상기 가산 수단에서 가산된 결과에 리미팅 및 절대값을 취하여 동기신호를 검출하는 리미팅 및 절대치화 수단과, 상기 리미팅 및 절대치화 수단의 출력에 따라 본래의 데이타 스트림 또는 10.76MHz 클럭으로 1클럭 지연된 데이타 스트림을 선택 출력하는 선택 수단을 포함하여 구성되는 점에 있다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명한다.
제 3 도는 본 발명에 따른 동기검출 회로의 블럭도이다.
제 3 도를 보면, 심볼 클럭(10.76MHz)을 2분주한 클럭(5.38MHz)으로 튜너 및 A/D 컨버터(도시되지 않음)을 통해 입력되는 데이타 스트림을 래치하는 플립플롭(31), 플립플롭(31)에서 래치된 데이타 스트림과 416 심볼 지연된 데이타를 가산하는 가산기(32), 상기 가산기(32)에서 가산된 데이타를 5.38MHz 클럭으로416 심볼 지연시키는 메모리(33), 상기 가산기(32)의 출력을 분주하는 분주기(34), 상기 분주기(34)의 출력을 리미팅하고 절대값을 취하여 1비트의 동기신호를 출력하는 리미팅 및 절대치화부(35), A/D 컨버터를 통해 입력되는 데이타 스트림을 10.76MHz 클럭으로 래치하는 플립플롭(36), 및 상기 리미팅 및 절대치화부(35)의 출력에 따라 본래의 데이타 스트림 또는 플립플롭(36)에서 래치된 데이타 스트림을 선택 출력하는 멀티플렉서(37)로 구성된다.
이와같이 구성된 본 발명에서 플립플롭(31)은 제 4 도 및 제 5 도 (가)와 같이 입력되는 데이타 스트림을 제 4 도 및 제 5 도 (나)와 같이 심볼 클럭(10.76MHz)을 2분주한 클럭(5.38MHz)으로 래치한다.
이때, 제 4 도 및 제 5 도 (나)와 같은 5.38MHz 클럭으로 데이타 스트림을 플립플롭(31)에서 래치하면 제 4 도 (다)와 같이 5.38MHz 클럭의 상승 에지와 데이타 세그먼트의 시작 위치가 동일한 경우와 제 5 도 (다)와 같이 5.38MHz 클럭의 하강 에지와 데이타 세그먼트의 시작 위치가 동일한 경우로 나누어진다.
즉, 제 4 도 (가) 내지 (다)는 5.38MHz 클럭의 상승 에지와 데이타 세그먼트의 시작 위치가 동일한 경우이고, 제 5 도 (가) 내지 (다)는 5.38MHz 클럭의 상승 에지와 데이타 세그먼트의 시작 위치가 10.76MHz 클럭으로 1클럭 어긋난 경우이다.
이와같이 두가지의 경우가 되는 것은 수신기가 켜지는 순간 10.76MHz와 5.38MHz 클럭사이의 불확실한 관계때문이다.
그리고, 수신기가 켜져 있는 동안은 켜지는 순간의 상태가 계속 유지된다.
이때, 플립플롭(31)에서 래치된 데이타와 메모리(33)에서 416 심볼 지연된416 심볼의 데이타는 가산기(32)에서 더해져 계속적으로 누적된다.
상기 가산기(32)에서 가산된 데이타 스트림은 메모리(33)로 피드백됨과 동시에 분주기(34)로 출력된다.
상기 메모리(33)는 5.38MHz 클럭으로 가산기(32)에서 가산된 데이타를 416 심볼 지연시키는 라인 지연 메모리로서, 416 심볼 지연된 데이타를 다시 가산기(32)로 피드백한다. 이때, VSB 방식에서 데이타 세그먼트 동기 구간은 +120, -120, -120, +120이 반복적으로 들어있고, 데이타 세그먼트 데이타 구간은 -168, -120, -72, -24, 24, 72, 120, 168이 랜덤하게 들어있으며, 0을 기준으로 +, - 값이 대칭으로 되어 있다.
따라서, 가산기(32)와 메모리(33)를 이용하여 계속적으로 누적을 시키게되면 데이타 세그먼트 동기 구간은 같은 패턴이 반복되므로 값이 점점 커지고, 416 심볼동안의 데이타 세그먼트 데이타 구간은 랜덤하므로 '0'에 가깝게 된다.
그리고, 상기 가산기(32)의 가산 결과를 분주기(34)에서 1024로 나누어 신호의 크기를 줄여 데이타 세그먼트 데이타 구간을 완전히 '0'으로 만든 후, 다시 리미팅 및 절대치화부(35)에서 기준 레벨로 리미팅하면 제 6 도 (가)에서와 같이 데이타 스트림상의 데이타 세그먼트 동기구간 동안 (+)에서 (-)로 변하는 결과와 제 6 도 (나)에서와 같이 데이타 세그먼트 동기구간 보다 10.76MHz 클럭으로 1클럭 지연되어 (-)에서 (+)로 변하는 결과를 얻게된다.
즉, 제 6 도 (가)는 5.38MHz 클럭의 상승 에지와 데이타 세그먼트의 시작 위치가 동일한 경우이고, 제 6 도 (나)는 5.38MHz 클럭의 상승 에지와 데이타 세그먼트의 시작 위치가 10.76MHz 클럭으로 1클럭 어긋난 경우 예컨대, 5.38MHz 클럭의 하강 에지와 데이타 세그먼트의 시작 위치가 동일한 경우이다.
그러므로, 제 6 도 (가)와 같은 리미팅 결과에 절대값을 취하여 검출된 동기신호는 실제 데이타 스트림상의 데이타 세그먼트 동기 위치와 동일하다.
한편, 제 6 도 (나)와 같은 리미팅 결과에 절대값을 취하여 검출된 동기신호는 실제 데이타 스트림상의 데이타 세그먼트 동기 위치보다 10.76MHz로 1클럭 지연되어 있다.
따라서, 제 6 도 (나)와 같은 경우 데이타 스트림을 10.76MHz로 1클럭 지연시키면 동기 신호와 데이타 스트림의 위치가 동일하게 된다.
즉, 수신기로 입력되는 데이타 스트림은 플립플롭(36)에서 10.76MHz 클럭으로 1클럭 지연시키고, 멀티플렉서(37)는 상기 리미팅 및 절대치화부(35)의 결과에 따라 수신기로 입력되는 본래의 데이타 스트림 또는 플립플롭(36)에서 10.76MHz 클럭으로 1클럭 지연된 데이타 스트림을 선택 출력한다.
예컨대, 5.38MHz 클럭의 상승 에지와 데이타 세그먼트의 시작 위치가 동일한 경우에는 본래의 데이타 스트림이 멀티플렉서(37)를 통해 출력되고, 5.38MHz 클럭의 상승 에지와 데이타 세그먼트의 시작 위치가 10.76MHz 클럭으로 1클럭 어긋난 경우에는 플립플롭(36)에서 10.76MHz 클럭으로 1클럭 지연된 데이타 스트림이 멀티플렉서(37)를 통해 출력된다.
따라서, 상기 리미팅 및 절대치화부(34)를 통해 검출된 동기 신호와 데이타 스트림의 위치가 동일하게 된다.
이와같이 동기 신호를 검출하게 되면 가산기(32)로 입력되는 데이타 스트림이 a비트이고, 가산기(32)에서 출력되는 데이타 스트림이 a+α비트일 경우 메모리(33)는 (a+α) × 416 크기의 메모리 사이즈가 필요하게 된다.
즉, 종래보다 메모리의 사이즈가 반으로 줄게된다.
이상에서와 같이 본 발명에 따른 동기검출 회로에 의하면, 데이타 스트림을 5.38MHz 클럭으로 래치한 후 5.38MHz 클럭으로 416 심볼 지연된 데이타를 계속 누적시켜 리미팅 및 절대값을 취하고, 5.38MHz 클럭의 상승 에지와 데이타 세그먼트의 시작 위치가 동일한 경우에는 본래의 데이타 스트림을, 5.38MHz 클럭의 상승 에지와 데이타 세그먼트의 시작 위치가 10.76MHz 클럭으로 1클럭 어긋난 경우에는 10.76MHz 클럭으로 1클럭 지연된 데이타 스트림을 출력함으로써, 메모리의 사이즈를 반으로 줄일 수 있으므로 칩 사이즈를 줄이고 비용을 절감하는 효과가 있다.
제 1 도는 종래의 8 VSB 데이타 스트림의 개념도
제 2 도는 종래의 8 VSB 시스템에서의 동기검출 회로의 블럭도
제 3 도는 본 발명에 따른 8 VSB 시스템에서의 동기검출 회로의 블럭도
제 4 도 (가)는 수신기로 입력되는 데이타 스트림의 개념도
(나)는 10.76MHz 클럭을 2분주한 5.38MHz 클럭의 파형도
(다)는 본 발명에서 5.38MHz 클럭의 상승 에지와 데이타 세그먼트의 시작위치가 동일한 경우, 상기 제 3 도의 플립플롭의 출력을 나타낸 개념도
제 5 도 (가)는 수신기로 입력되는 데이타 스트림의 개념도
(나)는 10.76MHz 클럭을 2분주한 5.38MHz 클럭의 파형도
(다)는 본 발명에서 5.38MHz 클럭의 상승 에지와 데이타 세그먼트의 시작 위치가 10.76MHz 클럭으로 1클럭 어긋난 경우, 상기 제 3 도의 플립플롭의 출력을 나타낸 개념도
제 6 도 (가)는 본 발명에서 5.38MHz 클럭의 상승 에지와 데이타 세그먼트의 시작 위치가 동일한 경우의 리미팅 결과를 나타낸 파형도
(나)는 5.38MHz 클럭의 상승 에지와 데이타 세그먼트의 시작 위치가 10.76MHz 클럭으로 1클럭 어긋난 경우의 리미팅 결과를 나타낸 파형도
*도면의 주요부분에 대한 부호의 설명*
31 : 플립플롭 32 : 가산기
33 : 메모리 34 : 분주기
35 : 리미팅 및 절대치화부 36 : 플립플롭
37 : 멀티플렉서

Claims (4)

  1. 입력되는 데이터 스트림을 심볼 클럭을 n(n은 2 이상의 자연수)분주한 클럭으로 래치하는 래치수단과;
    터 스트림을 가산하는 가산수단과;
    상기 가산수단의 가산결과를 심볼 클럭을 n분주한 클럭으로
    와;
    상기 가산 수단에서 가산된 결과에 리미팅 및 절대값을 취하여 동기 신호를 검출하는 리미팅 및 절대치화 수단을 포함하여 구성되는 것을 특징으로 하는 동기 신호 검출 회로.
  2. 제 1 항에 있어서,
    상기 심볼 클럭은 10.76MHz 클럭임을 특징으로 하는 동기 검출 회로.
  3. 제 1 항에 있어서,
    상기 심볼 클럭을 n분주한 클럭은 5.38MHz 클럭임을 특징으로 하는 동기 검출 회로.
  4. 제 1 항에 있어서,
    입력되는 데이터 스트림을 심볼 클럭으로 지연시키는 플립플롭과,
    상기 리미팅 및 절대치화 수단에서 출력되는 신호에 의해 입력되는 원 데이터 스트림 또는 상기 플립플롭에서 심볼 클럭으로 지연된 데이터 스트림을 선택 출력하는 멀티플렉서를 더 포함하여 구성됨을 특징으로 하는 동기 검출 회로.
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