KR100369483B1 - 반도체소자의금속배선형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 반도체기판 상부에 제1도전배선을 형성하고 전체표면상부에 제1,2층간절연막으로 평탄화시킨 다음, 상기 제1도전배선을 노출시키는 콘택홀을 형성하고 전체표면상부에 확산방지막을 형성한 다음, 전체표면상부에 1,2차 금속층을 형성하는 1차 홀 필링과 2차 홀 필링을 실시하고 전체표면상부에 반사방지막을 소정두께 형성한 다음, 제2도전배선마스크를 이용한 식각공정으로 상기 반사방지막, 제2금속층, 제1금속층 및 확산방지막을 식각하여 금속배선을 형성함으로써 콘택홀 내의 텅스텐 손실, 단차가 낮은 곳의 층간절연막 위의 텅스텐 잔류, 금속배선간 브릿지 현상 등을 방지하여 반도체소자의 신뢰성 및 수율을 향상시키고 텅스텐 의 전면 에치백 공정을 생략하여 공정을 단순화시켜 반도체소자의 생산성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 금속배선 형성방법

본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 특히 고집적화된 반도체소자의 미세 금속배선 형성기술에서 텅스텐 플러그 ( W-plug ) 를 형성하는 기술에 관한 것이다.

반도체 소자에서 금속배선의 점차 미세화, 다층화함에 따라 기존의 알루미늄 배선만으로는 미세 마이크론 이하의 미세한 콘택이나 비아흘을 충분히 채워줄 수없어 신뢰성 측면에서 적용이 불가능하다.

그래서, 이러한 문제를 해결하기 위해 콘택 ( contact ) 이나 비아홀 형성후 홀 필링 ( hole filling ) 을 위해 화학기상증착 ( CVD : Chemical Vapor Deposition, 이하에서 CVD 라 함 ) 방법으로 텅스텐을 비교적 두껍게 도포하였으나 이러한 두께때문에 이후 도포되는 알루미늄과 동시에 식각하는 것이 곤란하게되어 전면 에치백 ( etchback ) 을 실시하여 텅스텐 플러그를 형성하였다. 이때 금속 배선간 브릿지 ( bridgc ) 를 방지하기 위해 과도식각을 실시하여 층간 절연막 위에 잔류 텅스텐을 완전히 제거하고자 하면 콘택홀 내의 텅스텐 손실이 발생하여 소자의 신뢰성에 악영향을 미칠 수 있고, 이 현상을 방지하고자 과도식각을 덜하게 되면 단차 깊은 곳의 층간 절연막 위에 텅스텐 잔류물이 남아 금속배선 간의 브릿지를 유발한다. 그로인하여, 반도체소자의 특성 및 신뢰성을 저하시키고 그에 따른 반도체소자의 고집적화가 어렵게 되는 문제점이 있다.

따라서, 본 발명은 상기한 문제점을 해결하기위하여, 콘택홀 형성후에 1차 금속층으로 알루미늄을 도포하고 연속적으로 2차 금속층인 텅스텐을 고온에서 비교적 얇게 도포하여 홀 필링 특성을 향상시킨 다음, 상기 텅스텐과 알루미늄을 동시에 식각하여 금속배선을 형성함으로써 콘택홀 내의 손실방지, 텅스텐 잔류 방지 그리고 브릿지 현상 방지 등이 가능하여 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.

이상의 목적을 달성하기위하여 본 발명에 따른 반도체소자의 금속배선 형성방법의 특징은,

하부 구조물 상부에 콘택홀을 구비한 층간 절연막을 형성하는 공정과

전체표면상부에, 확산방지막, 제1금속층 및 제2금속층을 각각 소정두께 증착하여 홀 필링을 실시하는 공정과,

상기 제2금속층 상부에 반사방지막을 소정두께 형성하는 공정과,

배선마스크를 이용한 식각공정으로 상기 반사방지막, 제2금속층, 제1금속층 및 확산방지막을 식각하는 공정을 포함하는데 있어서,

상기 제1금속층은 알루미늄박막으로 형성되는 것과,

상기 제2금속층은 상기 제1금속층 증착후 연속적으로 형성되는 것과,

상기 제2금속층은 고온에서 CVD 방법으로 형성되는 것이다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

제1A도 내지 제1C도는 본 발명의 실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도이다.

제1A도를 참조하면, 반도체기판(1) 상부에 소자분리절연막(2)과 제1도전배선(3)을 형성한다. 그리고, 전체표면상부에 제1층간절연막인 테오스 ( TEOS : Tetra Ethyl Ortho Silicate, 이하에서 TEOS 라 함 ) 막(4)을 소정두께 형성한다 그리고, 상기 TEOS 막(4) 상부에 제2층간절연막인 비.피.에스.지. ( BPSG : Boro Phospho Silicate Glass, 이하에서 BPSG 라 함 ) 막(5)을 도포하고 플로우 ( flow ) 시켜 평탄화 시킨다. 그리고, 1층 금속배선 콘택홀을 형성한다. 그리고, 전체표면상부에 확산방지막인 Ti/Tin 막(6)을 소정두께 형성한다. 그리고, 1차 금속층으로 알루미늄박막(8)을 형성하여 부족하나마 1차 홀 필링을 실시하고 연속적으로 2차 금속층으로 CVD-W막(7)을 고온에서 비교적 얇게 도포하는 2차 홀 필링으로 홀 필링 특성을 향상시킨 다음, 전체표면상부에 반사방지막(9)을 소정두께 형성한다.

제1B도를 참조하면, 상기 반사방지막(9) 상부에 1층 금속배선마스크(도시안됨)를 이용한 식각공정으로 감광막패턴(10)을 형성한다.

제1C도를 참조하면, 상기 감광막패턴(10)을 마스크로하여 상기 CVD-W막(7)과 알루미늄박막(8)을 순차적으로 식각하여 콘택홀 내에 텅스텐 손실이 없고, 단차 깊은 곳의 층간절연막 상부에 텅스텐 잔류물이 없는 양호한 형태의 금속배선을 형성하고, 상기 감광막패턴(10)을 제거한다.

한편, 다층 금속배선 형성시는 상기 실시예를 반복 실시함으로써 형성할 수 있다.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 금속배선 형성방법은, 콘택홀 내의 텅스텐 손실을 방지하여 소자의 신뢰성을 향상시킬 수 있고, 단차 깊은 곳의 층간 절연막 위의 텅스텐 잔류 현상을 방지하여 금속 배선간 브릿지 현상을 줄임으로써 제품수율도 향상시킬 수 있으며 CVD-W의 전면 에치백이라는 공정을 생략함으로써 공정을 단순화시켜 반도체소자의 생산성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 잇점이 있다.

제 1A 도 내지 제 1C 도는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 도시한 단면도.

< 도면의 주요부분에 대한 부호의 명칭 >

1 : 반도체기판 2 : 소자분리절연막

3 . 제1도전배선 4 : TEOS 막

5 : BPSG 막 6 : Ti/TiN 막

7 : 텅스텐막 8 : 알루미늄박막

9 : 반사방지막 10 : 감광막패턴

Claims (4)

1. 하부 구조물 상부에 콘택홀을 구비한 층간 절연막을 형성하는 공정과,

   전체표면상부에 확산방지막, 제1금속층 및 제2금속층을 각각 소정두께 증착하여 홀 필링을 실시하는 공정과,

   상기 제2금속층 상부에 반사방지막을 소정두께 형성하는 공정과,

   배선마스크를 이용한 식각공정으로 상기 반사방지막, 제2금속층, 제1금속층 및 확산방지막을 식각하는 공정을 포함하는 반도체소자의 금속배선 형성방법.
2. 제 1 항에 있어서,

   상기 제1금속층은 알루미늄박막으로 형성되는 것을 특징으로하는 반도체소자의 금속배선 형성방법.
3. 제 1 항에 있어서,

   상기 제2금속층은 상기 제1금속층 증착후 연속적으로 형성되는 것을 특징으로하는 반도체소자의 금속배선 형성방법.
4. 제 1 항에 있어서,

   상기 제2금속층은 고온에서 CVD 방법으로 형성되는 것을 특징으로하는 반도체소자의 금속배선 형성방법.