KR100363743B1 - 차세대 이동통신 시스템에서의 제어국 프로세서 보드 - Google Patents

Abstract

본 발명은 보드의 프로세서 성능과 이중화 속도를 향상시킨 차세대 이동통신 시스템에서의 제어국 프로세서 보드에 관한 것으로서, 이러한 본 발명은 신호처리 명령을 수행하는 CPU L2 캐쉬 블록과, 블록간의 통신을 담당하는 PCI브리지 메모리 콘트롤러 블록과, ATM셀과 호처리 데이터에 대한 재조합 및 조합 기능을 하는 ATM SAR블록과, 상기 ATM SAR 블록과 셀버스와의 정합기능을 제공하는 셀버스 인터페이스 블록과, PCI버스를 통하여 네트워크 기능을 수행하는 이더넷(Ethernet) 콘트롤러 블록과, 상기 ATM SAR블록을 통화한 패킷 데이터가 기록되는 공유 메모리와, 제어 로직 및 이중화 메모리를 구비하여 양쪽 메모리에 동시에 기록하는(Concurrent Write)이중화 방식을 제공하기 위한 이중화 제어 및 이중화 메모리 블록을 포함하여 구성된다.

Description

차세대 이동통신 시스템에서의 제어국 프로세서 보드 {BSC processor board in IMT-2000 system}

본 발명은 차세대 이동통신 시스템에 관한 것으로서, 보다 상세하게는 제어국 프로세서 보드에 공유 메모리를 두어 프로세서의 성능을 향상시키고, PCI브리지 메모리 콘트롤러 블록을 통한 이중화를 구현함으로써 이중화 속도를 향상시킨 차세대 이동통신 시스템에서의 제어국 프로세서 보드에 관한 것이다.

일반적으로, 차세대 이동통신 시스템으로 대두대는 IMT-2000 시스템, 특히 IMT-2000 3G 비동기 시스템의 제어국에는 제어국의 호 처리 및 신호의 처리를 수행하는 프로세서 블록인 MCPU(Main Control Processor Unit)라는 보드가 있는데, MCPU 보드는 L2 캐쉬를 포함하고 있는 CPU블록을 구비하고 있으며, PCI버스 및 ISA버스를 통하여 메모리 등의 외부 장치와 통신한다. 여기서 PCI(Peripheral Component Interconnect)버스와 ISA(Industry Standard Architecture)버스는 디지털 데이터 통신 방식의 일종이다.

상기 MCPU 보드의 블록 기능을 좀더 자세히 설명하면 다음과 같다.

도 1은 종래 기술에 따른 차세대 이동통신 시스템에서의 제어국 프로세서 보드의 개략 구성도이다.

도시된 바와 같이, CPU L2 캐쉬 블록(10)과, PCI브리지 메모리 콘트롤러 블록과(11), ATM SAR블록(12)과, 셀버스 인터페이스 블록(13)과, 이더넷(Ethernet) 콘트롤러 블록(14)과, 플래쉬 메모리(15) 및 SDRAM(Synchronous DRAM)(16)과, 이중화 로직(Logic)(17) 및 ISA브리지(Bridge)(18)로 구성되어 있다.

상기와 같은 구성에서 CPU L2 캐쉬 블록(10)은 프로세서의 코어(Core)에 해당하는 블록으로 L2캐쉬 메모리를 포함하고 있으며, 상기 L2캐쉬 메모리를 증가시킴으로써 프로세서의 성능을 향상시킬 수 있다. 그리고 PCI브리지 메모리 콘트롤러 블록(11)은 보드간이나 다른 블록간의 통신기능을 담당하는 블록으로서, 호 처리 데이터 및 제어 데이터를 주고받을 수 있도록 인터페이스 기능을 제공한다.

또한, ATM SAR(Asynchronus Transfer Mode Segmentation Reassembly) (12) 블록은 셀버스를 통해 받은 ATM 셀을 재조합(Reassembly)하거나 호처리 데이터를 조합하여 셀버스 블록으로 보내주는 기능을 하는 블록이고, 상기 이더넷 콘트롤러 (Ethernet Controller)(14)블록은 2개의 100 Base T방식의 네트워크 인터페이스를 지원하는 블록으로서, 하나는 보드간의 액티브(Active)/스탠바이(Standby) 방식의 이중화를 위한 포트이고, 다른 하나는 IPC(Inter-Processor Communication), 즉 프로세서간 통신 기능을 지원하는 포트로서 OM(Operation Maintenance) 기능을 제공한다.

그밖에 이중화 통로를 제공하기 위한 이중화 로직(17) 및 ISA브리지(18)와 ATM SAR블록과 셀버스와의 정합을 위한 셀버스 인터페이스 블록(13)을 구비하고 있다.

그러나, 상기와 같은 기능을 제공하는 종래의 MCPU 프로세서 보드는 프로세서 보드의 내부에서 자체 제공되는 콘트롤러를 사용하여 인터페이스를 제공하는 방식을 사용함으로써 프로세서의 성능을 저하시키는 문제점이 있다.

그리고 PCI 버스 인터페이스를 제공하는 경우 ATM SAR 블록을 거친 패킷 데이터를 곧바로 메인 메모리에 기록하기 때문에 프로세서에 많은 부하가 걸리는 문제점이 있다.

또한, 종래의 MCPU 프로세서 보드는 양쪽 메모리에 동시에 기록하는Concurrent write 방식의 이중화를 구현할때, ISA버스 또는 PCI버스에 연결된 ISA버스를 통하여 스탠바이 보드와의 이중화를 구현하는 등 데이터가 16비트의 전송폭으로 통과하므로 이중화 성능이 충분히 구현되지 못하는 문제점이 있다.

이에 본 발명은 상기와 같은 종래 기술에 따른 제반 문제점을 해결하기 위해 제안된 것으로서,

본 발명의 목적은, 제어국 프로세서 보드에 공유 메모리를 두어 프로세서의 성능을 향상시키고, PCI를 거치지 않고 PCI브리지 메모리 콘트롤러 블록과의 직접 연결을 통한 이중화를 구현함으로써 이중화 속도를 향상시킨 차세대 이동통신 시스템에서의 제어국 프로세서 보드를 제공함에 있다.

상기한 목적을 달성하기 위한 본 발명에 따른 차세대 이동통신 시스템에서의 제어국 프로세서 보드의 특징은,

신호처리 명령을 수행하는 CPU L2 캐쉬 블록과;

블록간의 통신을 담당하는 PCI브리지 메모리 콘트롤러 블록과;

ATM셀과 호처리 데이터에 대한 재조합 및 조합 기능을 하는 ATM SAR블록과;

상기 ATM SAR 블록과 셀버스와의 정합기능을 제공하는 셀버스 인터페이스 블록과;

PCI버스를 통하여 네트워크 기능을 수행하는 이더넷(Ethernet) 콘트롤러 블록과;

상기 ATM SAR블록을 통화한 패킷 데이터가 기록되는 공유 메모리와;

제어 로직 및 이중화 메모리를 구비하여 양쪽 메모리에 동시에 기록하는 (Concurrent Write)이중화 방식을 제공하기 위한 이중화 제어 및 이중화 메모리 블록을 포함하여 구성된다.

도 1은 종래 기술에 따른 차세대 이동통신 시스템에서의 제어국 프로세서 보드의 개략 구성도이고,

도 2는 본 발명에 따른 차세대 이동통신 시스템에서의 제어국 프로세서 보드의 개략 구성도이다.

<도면의 주요 부분에 대한 부호의 설명>

20: CPU L2캐쉬 블록

21: PCI브리지 메모리 콘트롤러 블록

22: ATM SAR 블록

30: 이중화 제어 및 메모리 블록

31: 공유 메모리 블록

이하, 본 발명에 따른 차세대 이동통신 시스템에서의 제어국 프로세서 보드의 바람직한 실시예를 첨부한 도면을 참조하여 설명하면 다음과 같다.

상기에서 설명한 바와 같이 종래의 구성에서는 프로세서 보드에 공유 메모리를 두지 않고 메인 메모리를 직접 이용하는 방식, 즉 ATM SAR(Asynchronous Transfer Mode Segmentation Reassembly)된 패킷 데이터를 프로세서의 주 메모리에 직접 기록하는 방식을 취하는 방식을 사용하였다. 여기에서 초래하는 프로세서 성능 저하를 본 발명에서 공유메모리를 둠으로써 해결하였다.

즉, PCI버스를 통하여 구성된 공유 메모리에 ATM SAR 데이터를 저장하고 인터럽트(interrupt)를 발생시킴으로써 CPU가 공유 메모리에 저장된 패킷 데이터를 읽도록 하여 직접적인 메모리 액세스로 인한 프로세서의 로드를 줄여준 것이다.

또한 기존의 DPRAM을 통한 Concurrent Write 방식, 즉 ISA버스 내지 PCI와 연결된 ISA버스를 통한 이중화가 아닌 PCI브리지 메모리 콘트롤러 블록을 통한 Concurrent Write 방식의 이중화를 구현하여 이중화 속도를 향상시킨 것이다.

상기한 본 발명의 각 블록 구성 및 동작을 도면과 함께 자세히 설명하면 다음과 같다.

도 2는 본 발명에 따른 차세대 이동통신 시스템에서의 제어국 프로세서 보드의 개략 구성도이다.

도시된 바와 같이 CPU L2 캐쉬 블록(20)과, PCI브리지 메모리 콘트롤러 블록과(21), ATM SAR블록(22)과, 셀버스 인터페이스 블록(23)과, 이더넷(Ethernet) 콘트롤러 블록(24)과, 플래쉬 메모리(25) 및 SDRAM(Synchronous DRAM)(26)과, 이중화 로직(27) 및 ISA브리지(Bridge)(28)와, RS232C 블록(29)과, 이중화 제어 및 메모리 블록(30)과, 공유 메모리 블록(31)으로 구성되어 있다.

상기와 같은 구성에서 CPU L2 캐쉬 블록(20)은 프로세서의 코어(Core)에 해당하는 블록으로 L2캐쉬 메모리를 포함하고 있으며, 상기 L2캐쉬 메모리를 증가시킴으로써 프로세서의 성능을 향상시킬 수 있다. 그리고 PCI브리지 메모리 콘트롤러 블록(21)은 보드간이나 다른 블록간의 통신기능을 담당하는 블록으로서, 호 처리 데이터 및 제어 데이터를 주고 받을 수 있도록 인터페이스 기능을 제공한다.

또한, ATM SAR(Asynchronous Transfer Mode Segmentation Reassembly) 블록 (22)은 셀버스를 통해 받은 ATM 셀을 재조합(Reassembly)하거나 호처리 데이터를 조합하여 셀버스 블록으로 보내주는 기능을 하는 블록이고, 상기 이더넷 콘트롤러 (Ethernet Controller)(24)블록은 2개의 100 Base T방식의 네트워크 인터페이스를 지원하는 블록으로서, 하나는 보드간의 액티브(Active)/스탠바이(Standby) 방식의 이중화를 위한 포트이고, 다른 하나는 IPC(Inter-Processor Communication), 즉 프로세서간 통신 기능을 지원하는 포트로서 OM(Operation Maintenance) 기능을제공한다.

그리고, 이중화 통로를 제공하기 위한 이중화 로직(27) 및 ISA브리지(28)와 ATM SAR블록(22)과 셀버스와의 정합을 위한 셀버스 인터페이스 블록(23)을 구비하고 있다.

또한 공유 메모리 블록(31)은 프로세서의 성능을 향상시키기 위하여 본 발명에 의해 설치된 것으로, ATM SAR을 거친 패킷 데이터를 상기 공유 메모리 블록에 있는 저장장치인 SDRAM(Synchronous Dynamic Random Access Memory)메모리에 기록하고 PCI브리지 및 메모리 콘트롤러 블록으로 인터럽트를 발생시키면 CPU가 자신의 주 메모리로 상기 공유 메모리에 기록되어 있던 데이터를 읽어가서 실행하는 기능을 제공한다. 여기서 인터럽트(Interrupt)란 CPU가 어떠한 작업을 수행하다가 그 작업을 잠시 멈추고 다른 작업을 갑자기 수행해야 할 때 발생시키는 신호를 뜻한다.

이중화 제어 및 메모리 블록(30)은 Concurrent Write 방식의 이중화를 제공하며 블록의 명칭에서 알 수 있듯이 제어를 위한 제어로직(Control Logic)과 이중화 메모리로서 SRAM(Statics Random Access Memory)를 구비한다.

그밖에 SDRAM(26)은 CPU의 주 메모리에 해당하는 저장 장치이고, 플래쉬 메모리(25)는 주 메모리인 상기 SDRAM(26)과 같이 읽고 쓰는 것이 자유로운 반면, SDRAM과는 달리 전원에 관계없이 메모리에 기록되어 있는 내용을 보존할 수 있는 저장 장치이다. 그리고 RS232C 블록(29)은 디지털 데이터 통신의 기본 방식인 RS232C 방식의 통신 기능을 제공하는 블록으로 디버깅(debugging)용 포트와 연결되어 있다.

상기와 같이 구성된 MCPU 보드의 동작을 설명하면 다음과 같다.

먼저, ATM 셀로 된 호 처리 데이터 셀버스 인터페이스 블록(23)을 통해 받은 ATM SAR 블록(22)은 재조립된 패킷 데이터를 본 발명에 의해 설치된 공유 메모리 블록(31)에 있는 SDRAM 영역에 기록을 한다.

상기 SDRAM에 패킷 데이터를 기록한 후, PCI브리지 및 메모리 콘트롤러 블록(21)으로 인터럽트를 발생시켜서 공유 메모리에 호 처리 데이터가 저장되었음을 알려주면 CPU가 공유 메모리에 액세스하여 자신의 주 메모리인 SDRAM (Synchronous DRAM)으로 상기 공유 메모리에 저장되어 있던 패킷 데이터를 읽어들여서 실행한다.

또한, CPU에서 데이터를 보내고자 할 때는 보내려고 하는 데이터를 공유 메모리에 기록하고 큐(Queue)에 버퍼 포인터를 입력해준다. 그러면 ATM SAR블록(22)은 공유 메모리 블록(31)에 액세스하여 상기 CPU가 공유 메모리에 기록한 데이터를 읽어들여서 셀로 분할한 후, 셀버스로 데이터를 전달하게 된다.

한편, 데이터 처리에 장애가 발생하였을 때는 보드의 신뢰성을 높이기 위하여 두 개의 이중화 방안을 구현하는데, 둘 중 하나인 100 base T방식을 통한 이중화 방법은 종전의 방식 그대로이지만 나머지 하나는 본 발명에 의하여 PCI브리지 메모리 콘트롤러 블록(21)을 통한 Concurrent Write 방식의 이중화를 구현한다. 다시 말하면 16비트의 전송폭을 가지는 ISA버스를 통한 이중화가 아닌 PCI브리지 메모리 콘트롤러 블록에 직접 연결하여 32비트의 데이터 전송폭으로 동작하는 로컬버스를 통한 이중화를 구현하여 이중화 속도를 향상시킨 것이다. 여기서 Concurrent Write 방식은 이중화 방식의 한 경우로서, 양쪽의 메모리에 동시에 데이터를 기록하는 것을 뜻한다.

상기와 같이 동작하는 본 발명의 동작 흐름이 도 2의 점선에 나타나 있다. 상기 공유 메모리 블록(31)과, ATM SAR블록(22)과, 셀버스 인터페이스 블록(23)과, 셀버스로 연결된 점선은 패킷 데이터가 프로세서의 주 메모리에 기록되지 않고 공유 메모리에 기록되는 흐름을 나타내는 점선임을 알 수 있으며, PCI브리지 메모리 콘트롤러 블록(21)에서 CPU L2캐쉬 블록(20)으로 향하는 점선은 CPU L2 캐쉬 블록(20)으로 인터럽트 신호를 보내는것을 나타내는 점선임을 알 수 있다.

또한 PCI브리지 메모리 콘트롤러 블록(21)에서 공유 메모리 블록으로 향한 점선은 CPU L2캐쉬 블록(20)이 PCI브리지 메모리 콘트롤러 블록(21)을 통하여 공유메모리에 있는 데이터를 주 메모리로 읽어들이거나 또는 CPU에서 보내고자 하는 데이터를 공유 메모리에 기록하는 동작을 나타내는 점선이고,

그리고 도 2의 가장 위에 위치하고 있는 점선이자 이중화 제어 및 메모리 블록을 거치는 점선은 PCI브리지 메모리 콘트롤러 블록(21)을 통하여 이중화 제어 및 메모리 블록(30)의 SRAM을 통한 Concurrent Write 방식의 이중화 통로를 나타낸 점선이다.

결국 본 발명은, 프로세서의 주 메모리가 아닌 공유 메모리에 패킷 데이터를 기록하고 프로세서로 하여금 공유메모리를 액세스하여 패킷 데이터를 읽어들이게 하는 한편, 16비트의 데이터 전송폭을 가진 ISA방식보다 데이터 전송속도 보다 빠른 32비트의 로컬 버스를 이용하여 SRAM을 통한 이중화를 구현하였다는데 그 핵심이 있다.

이상에서 상기한 바와 같은 본 발명 "차세대 이동통신 시스템에서의 제어국 프로세서 보드" 는 프로세서의 주 메모리를 직접적으로 이용하지 않고 공유메모리를 이용함으로써 프로세서의 부하에 영향을 덜 미치게 하여 성능을 향상시키는 효과가 있다.

또한, 16비트의 전송폭을 가지는 ISA를 거치지 않고 PCI브리지 메모리 콘트롤러 블록에 직접 연결해서, 32비트의 전송폭으로 동작하는 로컬 버스를 이용하여 SRAM을 통한 Concurrent Write 방식의 이중화를 구현함으로써 보다 이중화 속도를 향상시키는 이점이 있다.

Claims (3)

1. 차세대 이동통신 시스템의 제어국 프로세서 보드에 있어서,

   신호처리 명령을 수행하는 CPU L2 캐쉬 블록과;

   블록간의 통신을 담당하는 PCI브리지 메모리 콘트롤러 블록과;

   ATM셀과 호처리 데이터에 대한 재조합 및 조합 기능을 하는 ATM SAR블록과;

   상기 ATM SAR 블록과 셀버스와의 정합기능을 제공하는 셀버스 인터페이스 블록과;

   PCI버스를 통하여 네트워크 기능을 수행하는 이더넷(Ethernet) 콘트롤러 블록과;

   상기 ATM SAR블록을 통화한 패킷 데이터가 기록되는 공유 메모리와;

   제어 로직 및 이중화 메모리를 구비하여 양쪽 메모리에 동시에 기록하는 (Concurrent Write)이중화 방식을 제공하기 위한 이중화 제어 및 이중화 메모리 블록을 포함하여 구성된 것을 특징으로 하는 차세대 이동통신 시스템에서의 제어국 프로세서 보드.
2. 제 1항에 있어서,

   상기 공유 메모리는 ATM SAR블록을 거친 패킷 데이터를 저장함과 아울러, CPU의 제어에 따라 저장된 패킷 데이터를 읽는 것을 특징으로 하는 차세대 이동통신시스템에서의 제어국 프로세서 보드.
3. 제 1항에 있어서,

   상기 PCI브리지 메모리 콘트롤러는 SRAM을 통한 Concurrent Write 방식의 이중화에 이용되는 것을 특징으로 하는 차세대 이동통신 시스템에서의 제어국 프로세서 보드.