KR100360150B1 - Method for forming capacitor of semiconductor device - Google Patents

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KR100360150B1
KR100360150B1 KR19950018912A KR19950018912A KR100360150B1 KR 100360150 B1 KR100360150 B1 KR 100360150B1 KR 19950018912 A KR19950018912 A KR 19950018912A KR 19950018912 A KR19950018912 A KR 19950018912A KR 100360150 B1 KR100360150 B1 KR 100360150B1
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최경근
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주식회사 하이닉스반도체
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Abstract

PURPOSE: A method for forming a capacitor of a semiconductor device is provided to be capable of improving the characteristics and reliability of the semiconductor device by stably forming a ruthenium oxide layer on the surface of a ruthenium layer. CONSTITUTION: A lower insulating layer(13) having a storage node contact plug(19), is formed on the upper portion of a semiconductor substrate(11). After sequentially depositing a titanium/titanium nitride layer(21) and a ruthenium layer(23) on the entire surface of the resultant structure, the resultant structure is selectively etched by using a storage node mask as an etching mask. An insulating layer(27) containing oxygen is formed on the resultant structure. A ruthenium oxide layer(29) used as a storage node, is formed on the ruthenium layer by reacting the ruthenium layer with the insulating layer using a heat treatment. After removing the insulating layer, a dielectric layer and an upper electrode are formed on the resultant structure.

Description

반도체소자의 캐패시터 형성방법 A capacitor of a semiconductor device forming method

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 초고집적화 된 반도체소자에 충분한 정전용량을 확보할 수 있도록 하부전극, 유전체막 및 상부전극의 캐패시터를 형성하는 기술에 관한 것이다. The present invention relates to a technique of forming a bottom electrode, capacitor dielectric film and the upper electrode so as to ensure a sufficient capacitance in the semiconductor device, and more particularly relates to the second integration capacitor forming a semiconductor device.

반도체소자가 고집적화되어 셀 크기가 감소됨에 따라 저장전극의 표면적에비례하는 정전용량을 충분히 확보하기가 어려워지고 있다. The semiconductor device is highly integrated is becoming difficult to secure a sufficient capacitance that is proportional to the surface area of ​​the storage electrode according to the cell size decreases.

특히, 단위 셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다. In particular, dynamic random access memory device of the unit cell is composed of one MOS transistor and capacitor is not as large a capacitance of the capacitor takes up a large area on the chip, reducing the area is an important factor in the degree of integration of the DRAM device.

그래서, ( εo X εr XA ) / T ( 단, 상기 εo 는 진공유전율, 상기 εr 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 )로 표시되는 캐패시터의 정전용량 C 를 증가시키기 위하여, 유전상수 εr 이 높은, 즉 고유전율을 갖는 물질로 상기 T 를 얇게 형성함으로써 반도체소자의 고집적화를 가능하게 하였다. So, (εo X εr XA) / T increases the capacitance C of the capacitor is represented by (where the εo is the vacuum dielectric constant, and the εr is the dielectric constant, the A of the dielectric film has an area and wherein T is the thickness of the dielectric layer of the capacitor) , by forming a high dielectric constant εr, i.e. a thin layer of the T of a material having a high dielectric constant was enables high integration of semiconductor elements so as to.

그러나, 종래기술에서 캐패시터를 형성하는 하부전극 표면에 발생되는 힐록( hillock ) 및 핀홀( pin hole )로 인해 전기적 소자인 경우에 있어서, 전기적 특성의 불안정성 및 재현성의 부족한 단점을 갖고 있다. However, in the case of the electronic device due to hillock (hillock) and pin hole (pin hole) is generated on the surface of the lower electrode to form a capacitor in the prior art, it has the disadvantage of lacking instability and reproducibility of electrical characteristics. 그리고, 상기 단점을 해결하기 위하여, 상기 하부전극와 상부전극을 루데늄산화막 ( RuO 2 )으로 형성하고 이를 열공정으로 안정화시켜 사용하였다. Then, to solve the above disadvantages, and formation of the upper electrode with the lower jeongeukwa ruthenium oxide (RuO 2) was used to stabilize them by a thermal process.

여기서, 상기 루테늄산화막은 루테늄 타겟과 산소기체를 이용하여 형성하거나, 루테늄을 CVD 방법으로 증착하고, 튜브에서 어닐링공정으로 산화시켜 형성하였다. Wherein said ruthenium oxide film was formed using a ruthenium target and oxygen gas, or by depositing ruthenium by CVD method, by oxidizing the annealing process in the tube. 이때, 전자는 루테늄의 낮은 산화속도 때문에 안정된 루테늄산화막을 형성하기가 어려우며 상기 산소기체의 분압이 높은 경우는 휘발성이 강한 RuO 3 가스나 RuO 4 가스가 발생되어 박막이 휘발되는 현상이 있다. In this case, the electron is a phenomenon difficult to form a stable ruthenium oxide due to the low oxidation rate of the ruthenium is the case with high oxygen partial pressure of the gas is a gas RuO 3 or RuO 4 gas volatile strong generating thin film is volatilized. 그리고, 후자는 튜브에서 산화시킬때 루테늄산화막보다 휘발성이 강한 RuO 3 가스나 RuO 4 가스가 발생되어 박막이 휘발하는 현상이 있다. Then, the latter is the more volatile ruthenium oxide RuO 3 gases or strong RuO 4 gas when the oxidation occurs in the tube there is a phenomenon in which the thin film is volatilized.

상기 현상으로 인하여 예정된 캐패시터를 형성하지 못함으로써 반도체소자의 신뢰성 및 특성을 저하시켜 반도체소자의 고집적화를 어렵게 하는 문제점이 있다. Lowering the reliability and characteristics of semiconductor elements by not forming the predetermined capacitor due to the above phenomenon, there is a problem that makes it difficult for high integration of semiconductor devices.

따라서, 본 발명은 종래기술의 문제점을 해결하기 위하여, 전극으로 사용되는 루테늄산화막을 안정되게 형성함으로써 반도체소자의 신뢰성 및 특성을 향상시키고 반도체소자의 고집적화를 가능하게 하는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다. Accordingly, the present invention provides a capacitor formed in a semiconductor device in order to solve the problems of the prior art, by providing a stable ruthenium oxide is used as an electrode to improve the reliability and characteristics of the semiconductor device and to enable high integration of semiconductor devices to have its purpose.

이상의 목적을 달성하기 위한 본 발명인 반도체소자의 캐패시터 형성방법의 특징은, Features of the capacitor forming method of the present inventors a semiconductor device for achieving the above object,

반도체기판 상부에 저장전극 콘택플러그가 구비되는 하부절연층을 형성하는 공정과, The step of forming the lower insulating layer that is provided with a storage electrode contact plug on the semiconductor substrate and the upper,

전체표면 상부에 티타늄막/티타늄질화막 적층구조와 루테늄막을 일정 두께 형성하는 공정과, A step of the entire upper surface forming a certain thickness of titanium layer / titanium nitride film and a ruthenium film in a laminated structure and,

저장전극마스크를 식각마스크로 이용하여 상기 루테늄막과 티타늄막/티타늄질화막 적층구조를 식각하는 공정과, And a step of etching the ruthenium film and the titanium layer / titanium nitride film layered structure using a storage electrode mask as an etching mask,

전체표면 상부에 산소가 함유된 절연막을 형성하는 공정과, A step of forming an insulating film on the entire surface of the upper-containing oxygen,

어닐링공정으로 상기 루테늄막과 절연막을 반응시켜 상기 루테늄막 표면에 저장전극으로 사용되는 루테늄산화막을 일정 두께 형성하는 공정과, The annealing process by reacting the ruthenium film and the insulating film forming a certain thickness of the ruthenium oxide to be used as a storage electrode on a surface of the ruthenium film and,

상기 절연막을 제거하는 공정과, And the step of removing the insulating film,

전체표면 상부에 유전체막과 상부전극을 형성하는 공정을 포함하는데 있다. It is to the entire upper surface including a step of forming a dielectric film and an upper electrode.

또한, 상기 저장전극 콘택플러그는 다결정실리콘으로 형성된 것과, In addition to that, the storage electrode contact plug is formed of polycrystalline silicon,

상기 티타늄막은 100 내지 300 Å 두께로 형성되는 것과, As formed at 100 to 300 Å thickness of the titanium film,

상기 티타늄질화막은 200 내지 500 Å 두께로 형성되는 것과, As the titanium nitride film is formed to 200 to 500 Å thick,

상기 루테늄막은 3000 내지 5000 Å 두께로 형성되는 것과, As formed by 3000 to 5000 Å thickness of the ruthenium film,

상기 루테늄막은 루테늄 타겟을 이용한 스퍼터링방법으로 형성되는 것과, As those formed by a sputtering method using a ruthenium film is the ruthenium target,

상기 루테늄막은 화학기상증착 ( CVD : Chemical Vapor Deposition, 이하에서 CVD 라 함 ) 방법으로 형성되는 것과, Those formed by: (Chemical Vapor Deposition, CVD referred to hereinafter CVD) method, a ruthenium film is chemical vapor deposition

상기 CVD 방법은 Ru(C 5 H 5 ) 2 , Ru(NO)NO 3 ) 3 , RuO 4 , RuF 5 또는 H 3 Ru(SO 3 ) 2 OH등을 사용하여 200 내지 500 ℃ 온도에서 실시되는 것과, As that performed the CVD method is Ru (C 5 H 5) 2 , Ru (NO) NO 3) 3, RuO 4, RuF 5 or H 3 Ru (SO 3) 2 using OH, etc. at 200 to 500 ℃ temperature ,

상기 절연막은 SOG 산화막으로 형성되는 것과, That the insulating film is formed by SOG oxide layer,

상기 절연막은 1000 내지 5000 Å 두께로 형성되는 것과, That the insulating film is formed to a thickness of 1000 to 5000 Å,

상기 절연막은 10 내지 500 Å 두께로 형성되는 것과, Those in which the insulating film is formed to a thickness of 10 to 500 Å,

상기 어닐링공정은 400 내지 900 ℃ 의 온도에서 30 분 내지 2 시간 동안 실시되는 것과, As the annealing process is carried out at a temperature ranging from 400 to 900 ℃ for 30 minutes to 2 hours,

상기 루테늄산화막은 300 내지 500 Å 두께로 형성되는 것과, As is the ruthenium oxide layer is formed to a thickness of 300 to 500 Å,

상기 절연막 제거공정은 비.오.이. Removal process is a non-insulating film. O. A. ( BOE : Buffered Oxide Etchant, 이하에서 BOE 라 함 ) 용액이 사용되는 것과, As is: (Buffered Oxide Etchant, hereinafter referred to in BOE BOE) solution is used,

상기 BOE 용액은 순수에 대하여 100 : 1 의 비율로 혼합되어 형성되는 것이다. The BOE solution is 100 with respect to the pure: it is formed is mixed in a ratio of 1: 1.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 실명하기로 한다. Hereinafter, the detail blindness present invention with reference to the accompanying drawings.

제1A도 내지 제1G도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성공정을 도시한 단면도이다. Claim a sectional view of a capacitor formation step of the semiconductor device according to an embodiment of the present invention Fig. 1A to turn the 1G.

제1A도를 참조하면, 반도체기판(11) 상부에 하부절연층(13)을 형성한다. Referring to the Figure 1A to form a lower insulating layer 13 on a semiconductor substrate (11). 이때, 상기 하부절연층(13)은 소자분리절연막(도시안됨), 게이트전극(도시안됨) 또는 비트라인(도시안됨) 등의 구조물이 형성하고 절연물질로 평탄화시켜 형성된 것이다. In this case, the lower insulating layer 13 is formed by forming such a device isolation insulating film (not shown), gate electrodes (not shown) or a bit line (not shown) structure and planarizing a dielectric material.

그 다음, 캐패시터 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 반도체 기판(11)의 예정된 부분을 노출시키는 콘택홀(15)을 형성한다. The Next, an etching process using a capacitor contact mask (not shown) to form a contact hole 15 exposing a predetermined portion of the semiconductor substrate 11. 상기 콘택홀(15)의 측벽에 질화막 스페이서(17)를 형성한다. To form the nitride spacers 17 on the sidewalls of the contact hole (15).

그리고, 상기 콘택홀(15)을 통하여 상기 반도체기판(11)에 접속되는 다결정실리콘막(도시안됨)을 일정 두께 전면증착한다. Then, the front predetermined thickness depositing a polysilicon film (not shown) connected to the semiconductor substrate 11 via the contact hole 15.

다음, 상기 다결정실리콘막을 전면식각하여 상기 콘택홀(15)의 내부에 저장전극 콘택플러그(19)를 형성한다. Next, to form a storage electrode contact plug 19 to the inside of the contact hole 15 by the front etching the polycrystalline silicon film.

제1B도를 참조하면, 전체표면 상부에 티타늄막/티타늄질화막(21)과 RuO 2 막(23)을 순차적으로 형성한다. Referring to the FIG. 1B, and the entire upper surface to form a film of titanium / titanium nitride film 21 and the RuO 2 film 23 sequentially. 이때, 상기 티타늄막은 100 내지 300 Å 두께로 형성되고, 상기 티타늄질화막은 200 내지 500 Å 두께로 형성된 것이다. In this case, is formed at 100 to 300 Å thickness of the titanium film, the titanium nitride film is formed to 200 to 500 Å thick.

그 다음에, 상기 티타늄막/티타늄질화막(21) 상부에 루테늄막(23)을 일정 두께 형성한다. Then, the film of the titanium / titanium nitride film 21, the ruthenium film 23 formed on the upper predetermined thickness. 이때, 상기 루테늄막(23)은 3000 내지 5000 Å 두께로 형성된 것이다. At this time, the ruthenium film 23 is formed of 3000 to 5000 Å thickness. 그리고, 상기 루테늄막(23)은 루테늄 타겟을 사용하는 스피터링방법으로 증착되거나, Ru(C 5 H 5 ) 2 , Ru(NO)NO 3 ) 3 , RuO 4 , RuF 5 또는 H 3 Ru(SO 3 ) 2 OH 등을 사용하여 200 내지 500 ℃ 온도에서 CVD 방법으로 증착된 것이다. In addition, the ruthenium film 23 is either deposited in a spinner gettering method using the ruthenium target, Ru (C 5 H 5) 2, Ru (NO) NO 3) 3, RuO 4, RuF 5 or H 3 Ru (SO 3) deposited by a CVD method in the second using the OH such as 200 to 500 ℃ temperature.

그 다음에, 상기 루테늄막(23) 상부에 감광막패턴(25)을 형성한다. Then, to form a photoresist pattern 25 on the upper ruthenium film 23. 이때, 상기 감광막패턴(25)은 저장전극마스크(도시안됨)를 이용한 사진공정으로 형성된 것이다. At this time, the photoresist pattern 25 is formed in a photolithography process using a mask storage electrode (not shown).

제1C도를 참조하면, 상기 감광막패턴(25)을 식각마스크로하여 상기 루테늄막(23)과 티타늄막/티타늄질화막(21)을 식각한다. Referring to the Figure 1C, and the photoresist pattern 25 as an etch mask and etching the ruthenium film 23 and the titanium layer / the titanium nitride film 21. 이때, 상기 루테늄막(23)과 티타늄막/티타늄질화막(21) 식각공정은 상기 하부절연층(13)을 식각장벽으로 하여 실시된 것이다. At this time, the ruthenium film 23 and the titanium layer / the titanium nitride film 21, an etching process is carried out in the said lower insulating layer 13 as an etch barrier.

다음, 상기 감광막패턴(25)을 제거한다. Next, removing the photoresist pattern (25).

제1D도를 참조하면, 전체표면상부에 SOG 산화막(27)을 형성한다. Referring to the FIG. 1D, to form an SOG oxide film 27 on the entire upper surface. 이때, 상기 SOG 산화막(27)은 1000 내지 5000 Å 두께로 형성된 것이다. In this case, the SOG oxide film 27 is formed of 1000 to 5000 Å thickness.

제1E도를 참조하면, 400 내지 900 ℃ 온도의 튜브(도시안됨)에서 30 분 내지 2 시간 동안 어닐링공정을 실시함으로써 루테늄산화막(29)을 형성한다. Referring to the FIG. 1E, by performing the annealing process while the tube (not shown) of 400 to 900 ℃ temperature of 30 minutes to 2 hours to form a ruthenium oxide film (29). 이때, 상기 루테늄산화막(29)은 상기 SOG 산화막(27)의 산소가 상기 루테늄막(23)으로 확산되어 발생되는 산화공정으로 인하여 상기 루테늄막(23) 표면에 300 내지 500 Å 두께로 형성된 것이다. At this time, the ruthenium oxide (29) is the oxygen of the SOG oxide film 27 due to the oxidation step is generated diffuses into the ruthenium film 23 formed of a 300 to 500 Å thick on the surface of the ruthenium film 23.

그리고, 상기 제1D도와 제1E도의 공정에서 형성된 상기 루테늄산화막(29)이 충분하지 못할 때는 상기 SOG 산화막(27)의 두께를 500 Å 이하로 형성하고 불순물인 산소를 주입하고 어닐링공정을 실시하여 충분한 루테늄산호막을 형성할 수 있다. And, sufficient to, when said ruthenium oxide film 29 formed at the first 1D help claim 1E separate process is not sufficient to form the thickness of the SOG oxide film 27 to less than 500 Å, and injecting impurity of oxygen, and subjected to an annealing process it is possible to form a ruthenium film coral.

제1F도를 참조하면, 상기 SOC 산화막(27)을 제거한다. Referring to the Figure 1F, to remove the SOC oxide film 27. 이때, 상기 제거공정은 BOE 용액에 대하여 순수를 1:100 의 비율로 혼합한 용액에 1 내지 10 분 동안 담구어 실시된 것이다. In this case, the removal step is a pure 1 in BOE solution: a solution to the mixture in a ratio of 100 for 1 to 10 minutes soaked embodiment.

제1G도를 참조하면, 전체표면 상부에 유전체막(31)과 상부전극(33)을 형성한다. Referring to the Figure 1G, and the entire upper surface to form a dielectric film 31 and the upper electrode 33. 이때, 상기 유전체막(31)은 BST 나 PZT 의 고유전율을 갖는 박막으로 형성된 것이다. In this case, the dielectric film 31 is formed of a thin film having a high dielectric constant of BST, or PZT.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 안정된 루테늄산화막을 형성함으로써 누설전류밀도를 감소시키고 반도체소자의 특성을 향상시켜 반도체소자의 신뢰성을 향상시키고 반도체소자의 고집적화를 가능하게 하는 이점이 있다. A capacitor forming a semiconductor element according to the present invention as described above, reduces the leakage current density by forming a stable ruthenium oxide film and improves the properties of the semiconductor element to improve the reliability of the semiconductor element and enables a high integration of the semiconductor element there are advantages to.

제 1A 도 내지 제 1G 도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도 The Fig 1A) to (1G turn sectional view of a capacitor formed in a semiconductor device according to an embodiment of the present invention

< 도면의 주요부분에 대한 부호의 명칭 > <Name of the Related Art>

11 : 반도체기판 13 : 하부절연층 11: Semiconductor substrate 13: a lower insulating layer

15 : 콘택홀 17 : 질화막 스페이서 15: contact hole 17: spacer nitride

19 : 저장전극 콘택플러그 21 : 티타늄막/티타늄질화막 19: a storage electrode contact plug 21: Titanium film / titanium nitride film

23 : 루테늄막 25 : 감광막패턴 23: ruthenium film 25: photosensitive film pattern

27 : SOG 산화막 29 : 루테늄산화막 27: SOG oxide film 29: ruthenium oxide

31 : 유전체막 33 : 상부전극 31: Dielectric layer 33: upper electrode

Claims (15)

  1. 반도체기판 상부에 저장전극 콘택플러그가 구비되는 하부절연층을 형성하는 공정과, The step of forming the lower insulating layer that is provided with a storage electrode contact plug on the semiconductor substrate and the upper,
    전체표면 상부에 티타늄막/티타늄질화막 적층구조와 루테늄막을 일정 두께 형성하는 공정과, A step of the entire upper surface forming a certain thickness of titanium layer / titanium nitride film and a ruthenium film in a laminated structure and,
    저장전극마스크를 식각마스크로 이용하여 상기 루테늄막과 티타늄막/티타늄질화막 적층구조를 식각하는 공정과, And a step of etching the ruthenium film and the titanium layer / titanium nitride film layered structure using a storage electrode mask as an etching mask,
    전체표면 상부에 산소가 함유된 절연막을 형성하는 공정과, A step of forming an insulating film on the entire surface of the upper-containing oxygen,
    어닐링공정으로 상기 루테늄막과 절연막을 반응시켜 상기 루테늄막 표면에 저장전극으로 사용되는 루테늄산화막을 일정 두께 형성하는 공정과, The annealing process by reacting the ruthenium film and the insulating film forming a certain thickness of the ruthenium oxide to be used as a storage electrode on a surface of the ruthenium film and,
    상기 절연막을 제거하는 공정과, And the step of removing the insulating film,
    전체표면 상부에 유전체막과 상부전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법. A capacitor forming a semiconductor device of the entire upper surface including a step of forming a dielectric film and an upper electrode.
  2. 제 1 항에 있어서, According to claim 1,
    상기 저장전극 콘택플러그는 다결정실리콘으로 형성된 것을 특징으로 하는 반도체소자의 캐패시터 형성방법. A capacitor forming a semiconductor device, characterized in that said storage electrode contact plug is formed of a polycrystalline silicon.
  3. 제 1 항에 있어서, According to claim 1,
    상기 티타늄막은 100 내지 300 Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 개패시터 형성방법. Gaepae sheeter method for forming a semiconductor device, characterized in that formed in the titanium film of 100 to 300 Å thick.
  4. 제 1 항에 있어서, According to claim 1,
    상기 티타늄질화막은 200 내지 500 Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법. A capacitor forming a semiconductor device characterized in that the titanium nitride film is formed to a thickness of 200 to 500 Å.
  5. 제 1 항에 있어서, According to claim 1,
    상기 루테늄막은 3000 내지 5000 Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법. A capacitor forming a semiconductor device, characterized in that formed in the ruthenium film is 3000 to 5000 Å thickness.
  6. 제 1 항에 있어서, According to claim 1,
    상기 루테늄막은 루테늄 타겟을 이용한 스퍼터링방법으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법. A capacitor forming a semiconductor device characterized in that is formed by a sputtering method using a ruthenium film is the ruthenium target.
  7. 제 1 항에 있어서, According to claim 1,
    상기 루테늄막은 CVD 방법으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법. A capacitor forming a semiconductor device characterized in that is formed by the CVD method the ruthenium film.
  8. 제 7 항에 있어서, The method of claim 7,
    상기 루테늄막은 200 내지 500 ℃ 온도에서 Ru(C 5 H 5 ) 2 , Ru(NO)NO 3 ) 3 , RuO 4 , RuF 5 또는 H 3 Ru(SO 3 ) 2 OH을 소오스로 사용하는 CVD방법으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법. The ruthenium film is 200 to 500 ℃ Ru (C 5 H 5 ) 2, Ru (NO) at a temperature NO 3) 3, RuO 4, RuF 5 or H 3 Ru (SO 3) 2 OH by a CVD method using a source a capacitor forming a semiconductor device characterized in that the formation.
  9. 제 1 항에 있어서, According to claim 1,
    상기 절연막은 SOG 산화막으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법. The capacitor insulating film is formed in a semiconductor device, it characterized in that the oxide film formed by the SOG.
  10. 제 1 항에 있어서, According to claim 1,
    상기 절연막을 1000 내지 5000 Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법. A capacitor forming a semiconductor device characterized in that the formation of the insulating film to a thickness of 1000 to 5000 Å.
  11. 제 1 항에 있어서, According to claim 1,
    상기 절연막은 10 내지 500 Å 두께로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법. The capacitor insulating film is formed in a semiconductor device, characterized in that formed from 10 to 500 Å thick.
  12. 제 1 항에 있어서, According to claim 1,
    상기 어닐링공정은400 내지 900 ℃ 의 온도에서 30 분 내지 2 시간 동안 실시되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법. The annealing process is a capacitor forming a semiconductor device characterized in that is carried out at a temperature ranging from 400 to 900 ℃ for 30 minutes to 2 hours.
  13. 제 1 항에 있어서, According to claim 1,
    상기 루테늄산화막은 300 내지 500 Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법. A capacitor forming a semiconductor device, characterized in that the ruthenium oxide layer is formed at 300 to 500 Å thick.
  14. 제 1 항에 있어서, According to claim 1,
    상기 절연막은 BOE 용액을 식각용액으로 사용하여 제거되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법. The capacitor insulating film forming a semiconductor device characterized in that the removed using a BOE solution as etching solution.
  15. 제 14 항에 있어서, 15. The method of claim 14,
    상기 BOE 용액은 순수에 대하여 100 : 1 의 비율로 혼합되어 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법. The BOE solution is 100 with respect to the pure: a capacitor forming a semiconductor device characterized in that the forming of a mixture at a ratio of 1: 1.
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