KR100358176B1 - Method for fabricating top electrode of capacitor - Google Patents
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Abstract
본 발명은 유전막과 상부전극의 계면 특성을 향상시킬 수 있으며, 누설전류를 감소시킬 수 있는 캐패시터의 상부전극 형성 방법에 관한 것으로, 캐패시터의 유전막 상에, 산소분위기에서 스퍼터링(sputtering)을 실시하여 캐패시터의 상부전극을 이룰 금속막을 형성하는데에 그 특징이 있다. 이로써, 캐패시터 형성 후 실시되는 고온 열처리 공정에서 상부전극의 결정립 성장을 억제할 수 있어 누설전류를 감소시킬 수 있으며, 상부전극과 유전막의 계면 특성을 향상시켜 소자의 특성 저하를 방지할 수 있다.The present invention relates to a method of forming an upper electrode of a capacitor that can improve the interfacial characteristics of a dielectric film and an upper electrode and can reduce leakage current. The present invention relates to a capacitor by sputtering in an oxygen atmosphere on a dielectric film of a capacitor. It is characterized in that a metal film is formed to form the upper electrode of. As a result, in the high temperature heat treatment process performed after the formation of the capacitor, grain growth of the upper electrode can be suppressed, thereby reducing the leakage current, and improving the interfacial characteristics of the upper electrode and the dielectric film, thereby preventing deterioration of the device characteristics.
Description
본 발명은 반도체 장치 제조 분야에 관한 것으로, 특히 캐패시터의 상부전극형성 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to the field of semiconductor device manufacturing, and more particularly, to a method for forming an upper electrode of a capacitor.
고집적 메모리 소자의 캐패시터 유전물질로 SrBi2Ta5O9, Pb(Zr,Ti)O3등의 강유전체를 사용하려는 시도가 이루어지고 있다.Attempts have been made to use ferroelectrics such as SrB i2 T a5 O 9 and Pb (Zr, Ti) O 3 as capacitor dielectric materials for highly integrated memory devices.
도1은 반도체 기판(10) 상에 형성된 Pt막 하부전극(11), SrBi2Ta5O9또는 Pb(Zr,Ti)O3등의 유전막(12) 및 Pt 상부전극(12)으로 이루어지는 캐패시터의 단면도이다. 도1에 도시한 바와 같이 Pt 등의 물질로 상부전극을 형성할 경우, 종래에는 100% Ar 가스를 사용한 스퍼터링(sputtering) 방법으로 박막증착을 하고 있다.1 is a capacitor including a Pt film lower electrode 11 formed on a semiconductor substrate 10, a dielectric film 12 such as SrB i2 T a5 O 9 or Pb (Zr, Ti) O 3 , and a Pt upper electrode 12. It is a cross section of. As shown in FIG. 1, when the upper electrode is formed of a material such as Pt, thin film deposition is conventionally performed by a sputtering method using 100% Ar gas.
그런데, 이와 같은 스퍼터링 방법을 사용하여 상부전극을 이룰 Pt막을 증착할 경우에는 유전막의 표면이 플라즈마(Plasma)에 의해 손상되어 유전막과 상부전극 계면이 열화되어 고유전율 박막 캐패시터의 누설전류가 증가한다. 또한, 캐패시터 형성을 위한 식각공정 후 실시되는 600 ℃ 내지 850℃ 온도 범위의 열처리 공정에서, 상부전극을 이루는 Pt막에서 결정립 성장(grain growth)이 일어나 패턴이 변형될 뿐만 아니라 누설전류가 증가되는 문제점이 있다.However, when the Pt film for forming the upper electrode is deposited using the sputtering method, the surface of the dielectric film is damaged by plasma, and the interface between the dielectric film and the upper electrode is degraded, thereby increasing the leakage current of the high-k thin film capacitor. In addition, in the heat treatment process in the temperature range of 600 ℃ to 850 ℃ carried out after the etching process for the formation of the capacitor, grain growth occurs in the Pt film forming the upper electrode to not only deform the pattern but also increase the leakage current There is this.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 유전막과 상부전극의 계면 특성을 향상시킬 수 있으며, 누설전류를 감소시킬 수 있는 캐패시터의 상부전극 형성 방법을 제공하는데 그 목적이 있다.The present invention devised to solve the above problems is to provide an upper electrode formation method of a capacitor that can improve the interface characteristics of the dielectric film and the upper electrode, and can reduce the leakage current.
도1은 일반적인 캐패시터의 단면도,1 is a cross-sectional view of a typical capacitor,
도2는 본 발명의 일실시예에 따라 형성된 캐패시터의 상부전극을 보이는 단면도,2 is a cross-sectional view showing an upper electrode of a capacitor formed according to an embodiment of the present invention;
도3은 본 발명의 다른 실시예에 따라 형성된 캐패시터의 상부전극을 보이는 단면도.3 is a cross-sectional view showing an upper electrode of a capacitor formed according to another embodiment of the present invention.
* 도면의 주요 부분에 대한 도면 부호의 설명* Explanation of reference numerals for the main parts of the drawings
21, 31: 유전막 22: 제1 Pt막21, 31: dielectric film 22: first Pt film
23: 제2 Pt막 32: Pt막23: second Pt film 32: Pt film
상기 목적을 달성하기 위한 본 발명은 캐패시터의 상부전극 형성방법에 있어서, 캐패시터 유전막 상에 아르곤 분위기에서 스퍼터링법으로 제1 상부전극용 금속막을 증착하는 단계; 상기 제1 상부전극용 금속막 상에 산소/아르곤 혼합가스 분위기 - 상기 산소의 분압이 20%를 넘지 않는 조건 - 에서 스퍼터링법으로 상기 제2 상부전극용 금속막을 증착하는 단계; 및 상기 제1 및 제2 상부전극용 금속막을 선택적으로 패터닝하여 상부전극을 형성하는 단계를 포함하는 캐패시터의 상부전극 형성 방법을 제공한다.According to another aspect of the present invention, there is provided a method of forming an upper electrode of a capacitor, the method comprising: depositing a first upper electrode metal film on a capacitor dielectric film by sputtering in an argon atmosphere; Depositing the second upper electrode metal film by sputtering on an oxygen / argon mixed gas atmosphere on the first upper electrode metal film under a condition in which the partial pressure of oxygen does not exceed 20%; And selectively patterning the metal films for the first and second upper electrodes to form an upper electrode.
또한, 상기 목적을 달성하기 위한 본 발명은 캐패시터의 유전막 상에, 산소분위기에서 스퍼터링(sputtering)을 실시하여 캐패시터의 상부전극을 이룰 금속막을 형성하는 단계를 포함하는 캐패시터의 상부전극 형성 방법을 제공한다.In addition, the present invention for achieving the above object provides a method for forming the upper electrode of the capacitor comprising the step of forming a metal film to form the upper electrode of the capacitor by sputtering (sputtering) in the oxygen atmosphere on the dielectric film of the capacitor. .
본 발명은 Pt 박막의 스퍼터링 증착시 기체의 조성과 분압을 조절함으로써 고유전막 캐패시터의 상부전극 패턴의 변형을 방지하고 누설전류의 증가를 억제하는데 그 특징이 있다.The present invention is characterized by preventing the deformation of the upper electrode pattern of the high-k dielectric capacitor and suppressing the increase of leakage current by controlling the composition and partial pressure of the gas during sputtering deposition of the Pt thin film.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.
도2는 본 발명의 일실시예에 따라 형성된 캐패시터의 상부전극을 보이는 단면도로서, Pt 하부전극(도시하지 않음) 상에 형성된 SrBi2Ta5O9유전막(21) 상에 100%Ar 스퍼터링으로 1500 Å 내지 2000 Å 두께의 제1 Pt(22)막을 형성한 다음, Ar과 O2의 혼합가스에서 O2가 차지하는 비율(O2/(Ar+O2)×100)이 20%가 넘지 않는 조건에서 500 Å 내지 1000 Å 두께의 제2 Pt막(23)을 제1 Pt막(22) 상에 형성한다.FIG. 2 is a cross-sectional view illustrating an upper electrode of a capacitor formed according to an embodiment of the present invention, in which 100% Ar sputtering is performed on an SrB i2 T a5 O 9 dielectric layer 21 formed on a Pt lower electrode (not shown). Å to 2000 Å claim 1 Pt (22), and then, ratio of the O 2 occupied in the mixture gas of Ar and O 2 to form a film having a thickness of (O 2 / (Ar + O 2) × 100) condition is 20% does not exceed To form a second Pt film 23 on the first Pt film 22.
전술한 바와 같이 상부전극을 이룰 제1 Pt막(22) 및 제2 Pt막(23)을 형성하고, 반응성 이온 식각법으로 제2 Pt막(23) 및 제1 Pt막(22)을 식각한 다음, 캐패시터 측벽에 발생한 식각 손상 또는 전도성 식각잔여물을 제거하기 위하여 600℃ 내지 850℃ 온도에서 열처리 공정을 실시한다. 이때, 제2 Pt막(23)의 결정립 또는 결정립계에 혼입된 산소원자가 고온 열처리 공정에서 Pt 결정립의 성장을 방해한다. 또한, O2분위기에서 증착된 제2 Pt막(23)의 표면 에너지는 순수한 100% Ar 분위기에서 스퍼터링 방법으로 형성된 Pt 박막의 표면 에너지보다 낮기 때문에, 고온에서 결정립 성장의 구동력이 낮아 Pt 결정립 성장이 억제된다. 이로 인해 상부 Pt 상부전극 패턴의 변형 및 누설전류 증가를 억제하게 된다.As described above, the first Pt film 22 and the second Pt film 23 forming the upper electrode are formed, and the second Pt film 23 and the first Pt film 22 are etched by reactive ion etching. Next, a heat treatment process is performed at a temperature of 600 ° C. to 850 ° C. to remove etch damage or conductive etch residue on the sidewalls of the capacitor. At this time, oxygen atoms mixed in the crystal grains or grain boundaries of the second Pt film 23 interfere with the growth of the Pt grains in the high temperature heat treatment process. In addition, since the surface energy of the second Pt film 23 deposited in the O 2 atmosphere is lower than the surface energy of the Pt thin film formed by the sputtering method in a pure 100% Ar atmosphere, the driving force of the grain growth at low temperature is low, resulting in Pt grain growth. Suppressed. This suppresses deformation of the upper Pt upper electrode pattern and increase of leakage current.
도3은 본 발명의 다른 실시예에 따라 형성된 캐패시터의 상부전극을 보이는 단면도로서, Pt 하부전극(도시하지 않음) 상에 형성된 SrBi2Ta5O9유전막(31) 위에, Ar과 O2의 혼합가스에서 O2가 차지하는 비율(O2/(Ar+O2)×100)이 5% 내지 20%인 조건에서 Pt막(32)을 형성한 것을 보이고 있다.3 is a cross-sectional view showing an upper electrode of a capacitor formed according to another embodiment of the present invention, and mixing Ar and O 2 on an SrB i2 T a5 O 9 dielectric layer 31 formed on a Pt lower electrode (not shown). this shows that the (100 × O 2 / (Ar + O 2)), the ratio occupied by the O 2 gas to form the Pt film 32 in a 5% to 20% conditions.
전술한 본 발명의 다른 실시예에서와 같이 유전막 상에 산소 분위기에서 Pt막을 형성하게 되면, 후속 고온 열처리 공정에서 Pt 결정립 성장의 억제로 박막의 표면 거칠기(roughness)가 완화되어, 100%의 Ar 분위기에서 제1 Pt막을 형성한 후,산소 분위기에서 제2 Pt막을 형성하는 상기 본 발명의 일실시예의 경우 보다 누설전류를 더욱 감소시킬 수 있는 효과를 얻을 수 있으며, 유전막과 상부전극 Pt 계면의 특성을 보다 향상시킬 수 있다.When the Pt film is formed in the oxygen atmosphere on the dielectric film as in the other embodiment of the present invention described above, the surface roughness of the thin film is reduced by suppressing the growth of Pt grains in the subsequent high temperature heat treatment process, so that the Ar atmosphere is 100%. After forming the first Pt film at, the second Pt film is formed in an oxygen atmosphere than the embodiment of the present invention can obtain an effect that can further reduce the leakage current, the characteristics of the dielectric film and the upper electrode Pt interface It can improve more.
전술한 본 발명의 일실시예 및 다른 실시예에서 상기 상부전극은 Ir, Ru, Re, Rh 등으로 형성될 수도 있으며, 상기 유전막은 SrBi2Ta5O9, Pb(Zr,Ti)O3등을 포함한페로브스카이트(perovskite) 구조의 유전막으로 형성된다.In one embodiment and the other embodiments of the present invention described above, the upper electrode may be formed of Ir, Ru, Re, Rh, and the like, and the dielectric layer may include SrB i2 T a5 O 9 , Pb (Zr, Ti) O 3, and the like. It is formed of a dielectric film having a perovskite structure.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.
상기와 같이 이루어지는 본 발명은 캐패시터 형성 후 실시되는 고온 열처리 공정에서 상부전극의 결정립 성장을 억제할 수 있어 누설전류를 감소시킬 수 있으며, 상부전극과 유전막의 계면 특성을 향상시켜 소자의 특성 저하를 방지할 수 있다.The present invention made as described above can inhibit the grain growth of the upper electrode in the high temperature heat treatment process performed after the formation of the capacitor can reduce the leakage current, improve the interface characteristics of the upper electrode and the dielectric film to prevent deterioration of the device characteristics can do.
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| KR10-1998-0045317A KR100358176B1 (en) | 1998-10-28 | 1998-10-28 | Method for fabricating top electrode of capacitor |
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1998
- 1998-10-28 KR KR10-1998-0045317A patent/KR100358176B1/en not_active IP Right Cessation
Patent Citations (1)
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