JP2006318941A - Semiconductor device and manufacturing method thereof - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device for reducing a leak current while highly maintaining the amount of inversion of polarization of a ferroelectric capacitor, and to provide a method for manufacturing the semiconductor device. <P>SOLUTION: A lower electrode film 25 is formed. A first ferroelectric film 26a is formed on the lower electrode film 25 and is crystallized. A second ferroelectric film 26b is formed on the first ferroelectric film 26a. An upper electrode film 27 is formed on the second ferroelectric film 26b. The second ferroelectric film 26b is crystallized. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、強誘電体キャパシタを備えた半導体装置及びその製造方法に関し、特にリーク電流の低減を図った半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device provided with a ferroelectric capacitor and a manufacturing method thereof, and more particularly to a semiconductor device and a manufacturing method thereof in which leakage current is reduced.

現在、強誘電体メモリの微細化に伴い、キャパシタ面積の縮小及び強誘電体回路の２Ｔ２Ｃ方式から１Ｔ１Ｃ方式への移行が進められている。２Ｔ２Ｃ方式では、１個のメモリセルに２個のトランジスタ及び２個のキャパシタが設けられており、１Ｔ１Ｃ方式では、１個のメモリセルに１個のトランジスタ及び１個のキャパシタが設けられている。   Currently, with the miniaturization of ferroelectric memory, the capacitor area is reduced and the transition of the ferroelectric circuit from the 2T2C system to the 1T1C system is in progress. In the 2T2C method, two transistors and two capacitors are provided in one memory cell, and in the 1T1C method, one transistor and one capacitor are provided in one memory cell.

強誘電体膜に大きな分極反転量を持たせる必要があるため、キャパシタ面積の縮小及び回路の１Ｔ１Ｃへの移行に際しては、通常、強誘電体膜としてＰＺＴ膜が用いられている。また、キャパシタ面積の縮小及び回路の１Ｔ１Ｃへの移行に伴い、ＰＺＴ膜を備えた強誘電体キャパシタの分極反転電圧を低くする必要もある。このための方法として、ＰＺＴ膜の薄膜化が進められている。   Since the ferroelectric film needs to have a large amount of polarization inversion, a PZT film is usually used as the ferroelectric film when reducing the capacitor area and shifting the circuit to 1T1C. Further, as the capacitor area is reduced and the circuit shifts to 1T1C, it is necessary to lower the polarization inversion voltage of the ferroelectric capacitor having the PZT film. As a method for this purpose, the PZT film is being made thinner.

しかし、ＰＺＴ膜を薄膜化しても、それ以前と同じ電圧を印加すると、ＰＺＴ膜にかかる電界は大きくなり、この結果、リーク電流が増大してしまう。強誘電体キャパシタにおけるリーク電流の発生の原因は、主に、結晶粒界に存在する空隙である。   However, even if the thickness of the PZT film is reduced, if the same voltage as before is applied, the electric field applied to the PZT film increases, and as a result, the leakage current increases. The cause of leakage current generation in the ferroelectric capacitor is mainly voids present at the crystal grain boundaries.

通常、ＰＺＴ膜を備えた強誘電体キャパシタの形成方法では、下部電極膜の形成、強誘電体膜の形成、強誘電体膜の結晶化、上部電極膜の形成、熱処理がこの順で行われる。この方法では、強誘電体膜の結晶化の際に、強誘電体膜の結晶が生成され、これに伴って結晶粒界に空隙が発生する。そして、上部電極膜の形成の際に、この空隙に上部電極膜が埋め込まれることにより、実効膜厚が薄くなり、リーク電流の増大が生じている。   Usually, in a method for forming a ferroelectric capacitor having a PZT film, a lower electrode film is formed, a ferroelectric film is formed, a ferroelectric film is crystallized, an upper electrode film is formed, and a heat treatment is performed in this order. . In this method, when the ferroelectric film is crystallized, crystals of the ferroelectric film are generated, and accordingly, voids are generated at the crystal grain boundaries. Then, when the upper electrode film is formed, the upper electrode film is embedded in the gap, thereby reducing the effective film thickness and increasing the leakage current.

従って、この空隙を減らすことでリーク電流を大幅に低減することができ、薄膜でも十分に実用的な低いリーク電流を得ることができる。   Therefore, the leakage current can be greatly reduced by reducing the gap, and a sufficiently practical low leakage current can be obtained even with a thin film.

そこで、特許文献１（特開平１０−３２１８０９号公報）には、次のような強誘電体キャパシタの形成方法が記載されている。この方法では、先ず、スピンコート法による強誘電体膜としてのＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）膜の塗布、乾燥及び結晶化を３回繰り返す。次に、４回目の塗布及び乾燥を行う。引き続き、６００℃で５分間の熱処理を行うことにより、ＳＢＴ膜をアモルファス又は微結晶状態とする。次いで、上部電極膜を形成し、その後、減圧雰囲気で３０分間の熱処理を行う。このような方法によれば、表面が滑らかなＳＢＴ膜（強誘電体膜）が得られる。 Therefore, Patent Document 1 (Japanese Patent Laid-Open No. 10-321809) describes the following method for forming a ferroelectric capacitor. In this method, first, coating, drying and crystallization of a SrBi 2 Ta 2 O 9 (SBT) film as a ferroelectric film by spin coating are repeated three times. Next, the fourth application and drying are performed. Subsequently, the SBT film is brought into an amorphous or microcrystalline state by performing a heat treatment at 600 ° C. for 5 minutes. Next, an upper electrode film is formed, and then heat treatment is performed in a reduced pressure atmosphere for 30 minutes. According to such a method, an SBT film (ferroelectric film) having a smooth surface can be obtained.

また、特許文献２（特開平８−７８６３６号公報）には、次のような強誘電体キャパシタの形成方法が開示されている。この方法では、先ず、スピンコート法による高誘電体膜として（Ｂａ，Ｓｒ）ＴｉＯ3（ＢＳＴ）膜の形成、及び結晶化温度よりも低い温度での熱処理を複数回繰り返す。次に、上部電極膜を形成する。その後、結晶化温度以上の温度で熱処理を行う。 Patent Document 2 (Japanese Patent Laid-Open No. 8-78636) discloses the following method for forming a ferroelectric capacitor. In this method, first, formation of a (Ba, Sr) TiO 3 (BST) film as a high dielectric film by spin coating and heat treatment at a temperature lower than the crystallization temperature are repeated a plurality of times. Next, an upper electrode film is formed. Thereafter, heat treatment is performed at a temperature equal to or higher than the crystallization temperature.

更に、特許文献３（特開平８−３１９５１号公報）には、ＰＺＴ膜を結晶化させた後に、その上に非晶質のＳｒＴｉＯ3（ＳＴＯ）膜又はＢＳＴ膜を形成し、その後、Ｐｔ上部電極を形成する方法や、ＳＴＯ膜又はＢＳＴ膜を形成した直後に酸素中でこれらの膜を結晶化させる方法が開示されている。 Further, in Patent Document 3 (Japanese Patent Application Laid-Open No. 8-31951), after crystallizing a PZT film, an amorphous SrTiO 3 (STO) film or BST film is formed on the PZT film. A method for forming an electrode and a method for crystallizing these films in oxygen immediately after forming an STO film or a BST film are disclosed.

また、特許文献４（特開２００１−２３７３８４号公報）には、リーク電流を低減することを目的として、次のような方法が開示されている。先ず、下部電極上に、結晶化したペロブスカイト型構造の強誘電体膜を形成する。次に、強誘電体膜上に、強誘電体膜の前駆体溶液を塗布した後、これを乾燥する。次いで、ペロブスカイト結晶化温度以下で低温アニールを行う。そして、上部電極を形成した後、ペロブスカイト結晶化温度以上の高温アニールを施す。   Patent Document 4 (Japanese Patent Application Laid-Open No. 2001-237384) discloses the following method for the purpose of reducing leakage current. First, a crystallized perovskite type ferroelectric film is formed on the lower electrode. Next, after applying a precursor solution of the ferroelectric film on the ferroelectric film, it is dried. Next, low-temperature annealing is performed below the perovskite crystallization temperature. And after forming an upper electrode, high temperature annealing more than the perovskite crystallization temperature is given.

更に、特許文献５（特開２０００−４０７９９号公報）には、上部電極としてＰｔ膜を用いる場合に、Ｐｔの触媒作用に起因する強誘電体膜の水素劣化を抑制することを目的として、強誘電体膜と上部電極との間に、Ｐｂ、Ｐｔ及びＯを含有する層を形成する方法が開示されている。   Further, in Patent Document 5 (Japanese Patent Laid-Open No. 2000-40799), in the case where a Pt film is used as the upper electrode, a strong antiferroelectric film is prevented from deteriorating due to the catalytic action of Pt. A method for forming a layer containing Pb, Pt and O between a dielectric film and an upper electrode is disclosed.

しかしながら、特許文献１に記載の方法に関し、ＰＺＴ膜を使用した場合には、その結晶化温度がＳＢＴ膜よりも低い。このため、６００℃で５分間の熱処理を行うと、結晶が巨大化してしまい、アモルファス又は微結晶状態とすることはできず、かえって、空隙が発生してしまう。従って、特許文献１に記載の方法をＰＺＴ膜に適用しても、リーク電流を低減することはできない。   However, regarding the method described in Patent Document 1, when a PZT film is used, its crystallization temperature is lower than that of the SBT film. For this reason, if heat treatment is performed at 600 ° C. for 5 minutes, the crystals become enormous and cannot be made into an amorphous or microcrystalline state, but voids are generated. Therefore, even if the method described in Patent Document 1 is applied to the PZT film, the leakage current cannot be reduced.

また、熱処理温度をＰＺＴ膜の結晶化温度を考慮して低下させると、空隙を低減させてリーク電流を低下させることは可能であるが、分極反転量が低下するという問題が生じてしまう。   Further, when the heat treatment temperature is lowered in consideration of the crystallization temperature of the PZT film, it is possible to reduce the gap and reduce the leakage current, but the problem arises that the polarization inversion amount is lowered.

また、特許文献２に記載の方法に関しても、上部電極膜を形成する直前では、例えその熱処理温度を結晶化温度以下としても、熱処理を行うとＰＺＴ膜の分極反転量が低下してしまう。   Also, with regard to the method described in Patent Document 2, immediately before the upper electrode film is formed, even if the heat treatment temperature is set to be equal to or lower than the crystallization temperature, the amount of polarization inversion of the PZT film is reduced when the heat treatment is performed.

更に、特許文献３に記載の方法によっても、十分な分極反転量を得ることはできない。   Furthermore, a sufficient amount of polarization inversion cannot be obtained even by the method described in Patent Document 3.

また、特許文献４に記載の方法によれば、リーク電流を低下させることはできるものの、分極反転量の低下及びインプリント特性の悪化という現象が発生してしまう。   Further, according to the method described in Patent Document 4, although the leakage current can be reduced, the phenomenon that the amount of polarization inversion is reduced and the imprint characteristic is deteriorated occurs.

更に、特許文献５に記載の方法によれば、水素劣化自体を抑制することができる可能性はあるが、上部電極の剥がれが生じやすい。また、十分な反転分極量を得ることもできない。   Furthermore, according to the method described in Patent Document 5, there is a possibility that hydrogen degradation itself can be suppressed, but the upper electrode is easily peeled off. In addition, a sufficient amount of inversion polarization cannot be obtained.

特開平１０−３２１８０９号公報JP-A-10-321809 特開平８−７８６３６号公報JP-A-8-78636 特開平８−３１９５１号公報Japanese Patent Laid-Open No. 8-31951 特開２００１−２３７３８４号公報JP 2001-237384 A 特開２０００−４０７９９号公報JP 2000-40799 A

本発明の目的は、強誘電体キャパシタの分極反転量を高く維持しながらリーク電流を低減することができる半導体装置及びその製造方法を提供することにある。   An object of the present invention is to provide a semiconductor device capable of reducing a leakage current while maintaining a high polarization inversion amount of a ferroelectric capacitor, and a manufacturing method thereof.

本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。   As a result of intensive studies to solve the above problems, the present inventor has come up with various aspects of the invention described below.

本発明に係る半導体装置の製造方法では、下部電極膜を形成した後に、前記下部電極膜上に非晶質の第１の強誘電体膜を形成する。次に、前記第１の強誘電体膜を結晶化させる。次いで、前記第１の強誘電体膜上に非晶質の第２の強誘電体膜を形成する。その後、前記第２の強誘電体膜上に、Ｐｔを含有しない上部電極膜を形成する。そして、前記第２の強誘電体膜を結晶化させる。   In the method for manufacturing a semiconductor device according to the present invention, after forming the lower electrode film, an amorphous first ferroelectric film is formed on the lower electrode film. Next, the first ferroelectric film is crystallized. Next, an amorphous second ferroelectric film is formed on the first ferroelectric film. Thereafter, an upper electrode film not containing Pt is formed on the second ferroelectric film. Then, the second ferroelectric film is crystallized.

このような製造方法によれば、例えば、下部電極と、前記下部電極上に形成された第１の強誘電体膜と、前記第１の強誘電体膜上に、前記第１の強誘電体膜の表面に存在する空隙を埋め込むようにして形成された第２の強誘電体膜と、前記第２の強誘電体膜上に形成された上部電極と、を有し、前記第２の強誘電体膜の表面には、前記第１の強誘電体膜の表面に存在するような空隙が実質的に存在しない半導体装置が得られる。   According to such a manufacturing method, for example, the lower electrode, the first ferroelectric film formed on the lower electrode, and the first ferroelectric on the first ferroelectric film. A second ferroelectric film formed so as to embed voids existing on the surface of the film, and an upper electrode formed on the second ferroelectric film, and the second ferroelectric film On the surface of the dielectric film, there can be obtained a semiconductor device substantially free of voids existing on the surface of the first ferroelectric film.

本発明によれば、分極反転量の低下を引き起こすことなくリーク電流を減少させることが可能となる。   According to the present invention, it is possible to reduce the leakage current without causing a decrease in the polarization inversion amount.

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。   Hereinafter, embodiments of the present invention will be specifically described with reference to the accompanying drawings. FIG. 1 is a circuit diagram showing a configuration of a memory cell array of a ferroelectric memory (semiconductor device) manufactured by a method according to an embodiment of the present invention.

このメモリセルアレイには、一の方向に延びる複数本のビット線３、並びにビット線３が延びる方向に対して垂直な方向に延びる複数本のワード線４及びプレート線５が設けられている。また、これらのビット線３、ワード線４及びプレート線５が構成する格子と整合するようにして、複数個の本実施形態に係る強誘電体メモリのメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ１及びＭＯＳトランジスタ２が設けられている。   In this memory cell array, a plurality of bit lines 3 extending in one direction, and a plurality of word lines 4 and plate lines 5 extending in a direction perpendicular to the direction in which the bit lines 3 extend are provided. A plurality of memory cells of the ferroelectric memory according to the present embodiment are arranged in an array so as to be aligned with the lattice formed by these bit lines 3, word lines 4, and plate lines 5. Each memory cell is provided with a ferroelectric capacitor 1 and a MOS transistor 2.

ＭＯＳトランジスタ２のゲートはワード線４に接続されている。また、ＭＯＳトランジスタ２の一方のソース・ドレインはビット線３に接続され、他方のソース・ドレインは強誘電体キャパシタ１の一方の電極に接続されている。そして、強誘電体キャパシタ１の他方の電極がプレート線５に接続されている。なお、各ワード線４及びプレート線５は、それらが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。同様に、各ビット線３は、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。ワード線４及びプレート線５が延びる方向、ビット線３が延びる方向は、夫々行方向、列方向とよばれることがある。   The gate of the MOS transistor 2 is connected to the word line 4. One source / drain of the MOS transistor 2 is connected to the bit line 3, and the other source / drain is connected to one electrode of the ferroelectric capacitor 1. The other electrode of the ferroelectric capacitor 1 is connected to the plate line 5. Each word line 4 and plate line 5 are shared by a plurality of MOS transistors 2 arranged in the same direction as the direction in which they extend. Similarly, each bit line 3 is shared by a plurality of MOS transistors 2 arranged in the same direction as the extending direction thereof. The direction in which the word line 4 and the plate line 5 extend and the direction in which the bit line 3 extends may be referred to as a row direction and a column direction, respectively.

このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ１に設けられた強誘電体膜の分極状態に応じて、データが記憶される。   In the memory cell array of the ferroelectric memory configured as described above, data is stored according to the polarization state of the ferroelectric film provided in the ferroelectric capacitor 1.

次に、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法について説明する。但し、ここでは、便宜上、各メモリセルの断面構造については、その製造方法と共に説明する。図２Ａ乃至図２Ｇは、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。   Next, a method for manufacturing a ferroelectric memory (semiconductor device) according to an embodiment of the present invention will be described. However, here, for convenience, the cross-sectional structure of each memory cell will be described together with its manufacturing method. 2A to 2G are cross-sectional views showing a method of manufacturing a ferroelectric memory according to the embodiment of the present invention in order of steps.

本実施形態では、先ず、図２Ａに示すように、シリコン基板１１の表面に素子分離絶縁膜１２を形成する。次に、所定の活性領域（トランジスタ形成領域）に、夫々不純物を選択的に導入して、ウェル（図示せず）を形成する。シリコン基板１１の導電型はｐ型又はｎ型のいずれでもよい。次いで、活性領域内に、ＬＤＤ構造のＣＭＯＳトランジスタ１３を形成する。その後、ＣＭＯＳトランジスタ１３を覆う酸化防止膜１４をＣＶＤ法により形成する。酸化防止膜１４としては、例えば厚さが２００ｎｍのＳｉＯＮ膜を形成する。続いて、酸化防止膜１４の上に、例えば厚さが６００ｎｍのＳｉＯ2膜１５をＣＶＤ法により形成する。酸化防止膜１４及びＳｉＯ2膜１５から第１の層間絶縁膜１６が構成される。なお、ＳｉＯ2膜１５を形成する際には、反応ガスとして例えばＴＥＯＳ（Tetraethyl orthosilicate）を用いる。 In the present embodiment, first, as shown in FIG. 2A, an element isolation insulating film 12 is formed on the surface of the silicon substrate 11. Next, impurities are selectively introduced into predetermined active regions (transistor formation regions) to form wells (not shown). The conductivity type of the silicon substrate 11 may be either p-type or n-type. Next, a CMOS transistor 13 having an LDD structure is formed in the active region. Thereafter, an antioxidant film 14 covering the CMOS transistor 13 is formed by a CVD method. As the antioxidant film 14, for example, a SiON film having a thickness of 200 nm is formed. Subsequently, a SiO 2 film 15 having a thickness of, for example, 600 nm is formed on the antioxidant film 14 by a CVD method. A first interlayer insulating film 16 is composed of the antioxidant film 14 and the SiO 2 film 15. When forming the SiO 2 film 15, for example, TEOS (Tetraethyl orthosilicate) is used as a reactive gas.

次に、図２Ｂに示すように、第１の層間絶縁膜１６の素子分離用絶縁膜１２との界面を基準とした厚さが、例えば７８５ｎｍになるように、化学機械研磨（ＣＭＰ）法によりＳｉＯ2膜１５を上面から研磨して平坦化する。次いで、Ｎ2雰囲気中で、６５０℃、３０分間のアニールを行うことにより、第１の層間絶縁膜１６の脱ガスを十分に行う。 Next, as shown in FIG. 2B, the thickness of the first interlayer insulating film 16 with respect to the interface with the element isolation insulating film 12 is set to, for example, 785 nm by a chemical mechanical polishing (CMP) method. The SiO 2 film 15 is polished and planarized from the upper surface. Next, the first interlayer insulating film 16 is sufficiently degassed by performing annealing at 650 ° C. for 30 minutes in an N 2 atmosphere.

その後、図２Ｃに示すように、高周波スパッタ法により、下部電極の密着層となるＡｌ2Ｏ3膜１８をＳｉＯ2膜１５上に形成する。Ａｌ2Ｏ3膜１８の厚さは、例えば２０ｎｍとする。 Thereafter, as shown in FIG. 2C, an Al 2 O 3 film 18 to be an adhesion layer of the lower electrode is formed on the SiO 2 film 15 by high frequency sputtering. The thickness of the Al 2 O 3 film 18 is 20 nm, for example.

続いて、図２Ｄに示すように、Ａｌ2Ｏ3膜１８上に強誘電体キャパシタの下部電極となるＰｔ膜２５（下部電極膜）をスパッタ法により形成する。Ｐｔ膜２５の厚さは、例えば１５５ｎｍとする。 Subsequently, as shown in FIG. 2D, a Pt film 25 (lower electrode film) serving as a lower electrode of the ferroelectric capacitor is formed on the Al 2 O 3 film 18 by sputtering. The thickness of the Pt film 25 is, for example, 155 nm.

次に、図２Ｅに示すように、Ｐｔ膜２５上に強誘電体キャパシタの容量絶縁膜となる強誘電体膜２６を高周波スパッタ法により形成する。強誘電体膜２６の厚さは、例えば１５０ｎｍとする。この際、強誘電体膜２６は、例えば２層構造の膜として形成する。この形成方法について説明する。図３Ａ乃至図３Ｅは、強誘電体膜２６の形成方法を工程順に示す断面図である。   Next, as shown in FIG. 2E, a ferroelectric film 26 to be a capacitive insulating film of the ferroelectric capacitor is formed on the Pt film 25 by a high frequency sputtering method. The thickness of the ferroelectric film 26 is, for example, 150 nm. At this time, the ferroelectric film 26 is formed as a film having a two-layer structure, for example. This forming method will be described. 3A to 3E are cross-sectional views showing a method of forming the ferroelectric film 26 in the order of steps.

先ず、下部電極膜２５上に、例えば厚さが８０ｎｍで非晶質のＰＺＴ膜２６ａを高周波スパッタ法により形成する。次に、結晶化アニールを行うことにより、ＰＺＴ膜２６ａを結晶化させる。この結果、図３Ｂに示すように、ＰＺＴ膜２６ａ中に結晶粒界５１が生成される。次いで、図３Ｃに示すように、ＰＺＴ膜２６ａ上に、例えば厚さが４０ｎｍで非晶質のＰＺＴ膜２６ｂを高周波スパッタ法により形成する。続いて、図３Ｄに示すように、ＰＺＴ膜２６ｂを結晶化させることなく、ＰＺＴ膜２６ｂ上に上部電極膜２７を形成する。その後、結晶化アニールを行うことにより、ＰＺＴ膜２６ｂを結晶化させる。この結果、図３Ｅに示すように、ＰＺＴ膜２６ｂ中に結晶粒界５２が生成される。   First, an amorphous PZT film 26a having a thickness of, for example, 80 nm is formed on the lower electrode film 25 by high frequency sputtering. Next, crystallization annealing is performed to crystallize the PZT film 26a. As a result, as shown in FIG. 3B, crystal grain boundaries 51 are generated in the PZT film 26a. Next, as shown in FIG. 3C, an amorphous PZT film 26b having a thickness of 40 nm, for example, is formed on the PZT film 26a by high-frequency sputtering. Subsequently, as shown in FIG. 3D, the upper electrode film 27 is formed on the PZT film 26b without crystallizing the PZT film 26b. Thereafter, crystallization annealing is performed to crystallize the PZT film 26b. As a result, as shown in FIG. 3E, crystal grain boundaries 52 are generated in the PZT film 26b.

このようにして強誘電体膜２６を形成した後には、図２Ｅに示すように、強誘電体膜２６上に上部電極膜２７を順次形成する。上部電極膜２７の形成に当たっては、第１層目のＩｒＯx膜を成膜した後に、急速加熱処理（アニール）を行い、その後第２層目のＩｒＯ2膜を成膜する。その後、引き続き炉内でのアニールを行う。これは、ＩｒＯx膜の成膜による強誘電体膜２６の損傷を回復するための回復アニールである。また、これらのアニールにより、強誘電体膜２６が緻密化される。 After the ferroelectric film 26 is formed in this way, an upper electrode film 27 is sequentially formed on the ferroelectric film 26 as shown in FIG. 2E. In forming the upper electrode film 27, after the first layer of IrO x film is formed, rapid heating treatment (annealing) is performed, and then the second layer of IrO 2 film is formed. Thereafter, annealing is continued in the furnace. This is recovery annealing for recovering damage to the ferroelectric film 26 caused by the formation of the IrO x film. Further, the ferroelectric film 26 is densified by the annealing.

このようにして強誘電体膜２６を緻密化させた後には、上部電極膜２７上に強誘電体キャパシタの上部電極のパターン形状を有するレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして上部電極膜２７をエッチングする。この結果、図２Ｆに示すように、上部電極膜２７から上部電極２４が得られる。次に、レジストパターンを除去し、強誘電体キャパシタの容量絶縁膜のパターン形状を有するレジストパターン（図示せず）を新たに形成し、このレジストパターンをマスクとして強誘電体膜２６をエッチングする。この結果、図２Ｆに示すように、強誘電体膜２６から容量絶縁膜２３が得られる。更に、レジストパターンを除去し、強誘電体キャパシタの下部電極のパターン形状を有するレジストパターン（図示せず）を新たに形成し、このレジストパターンをマスクとしてＰｔ膜２５及びＡｌ2Ｏ3膜１８をエッチングする。この結果、図２Ｆに示すように、Ｐｔ膜２５から下部電極２２が得られ、強誘電体キャパシタが形成される。 After densifying the ferroelectric film 26 in this way, a resist pattern (not shown) having the pattern shape of the upper electrode of the ferroelectric capacitor is formed on the upper electrode film 27, and this resist pattern is formed. The upper electrode film 27 is etched as a mask. As a result, the upper electrode 24 is obtained from the upper electrode film 27 as shown in FIG. 2F. Next, the resist pattern is removed, a resist pattern (not shown) having a pattern shape of the capacitor insulating film of the ferroelectric capacitor is newly formed, and the ferroelectric film 26 is etched using this resist pattern as a mask. As a result, as shown in FIG. 2F, a capacitive insulating film 23 is obtained from the ferroelectric film 26. Further, the resist pattern is removed, and a resist pattern (not shown) having the pattern shape of the lower electrode of the ferroelectric capacitor is newly formed. Using this resist pattern as a mask, the Pt film 25 and the Al 2 O 3 film 18 are formed. Etch. As a result, as shown in FIG. 2F, the lower electrode 22 is obtained from the Pt film 25, and a ferroelectric capacitor is formed.

次いで、図２Ｇに示すように、水素によって還元されやすいＰＺＴからなる容量絶縁膜２３を水素から保護するために、Ａｌ2Ｏ3膜を保護膜１９としてスパッタ法により全面に形成する。保護膜１９の厚さは、例えば５０ｎｍとする。その後、第２の層間絶縁膜としてＳｉＯ2膜２０をＣＶＤ法により全面に形成する。ＳｉＯ2膜２０の厚さは、例えば１５００ｎｍとする。続いて、ＣＭＰによりＳｉＯ2膜２０を平坦化する。 Next, as shown in FIG. 2G, in order to protect the capacitive insulating film 23 made of PZT that is easily reduced by hydrogen from hydrogen, an Al 2 O 3 film is formed as a protective film 19 on the entire surface by sputtering. The thickness of the protective film 19 is, for example, 50 nm. Thereafter, a SiO 2 film 20 is formed on the entire surface by a CVD method as a second interlayer insulating film. The thickness of the SiO 2 film 20 is, for example, 1500 nm. Subsequently, the SiO 2 film 20 is planarized by CMP.

次いで、ＣＭＯＳトランジスタ１３のソース／ドレイン拡散層上のシリサイド層まで到達するコンタクトホール２１を、所定形状のレジストパターン（図示せず）をマスクとしてドライエッチングにより、ＳｉＯ2膜２０、保護膜１９、ＳｉＯ2膜１５及び酸化防止膜１４に形成する。 Next, the contact hole 21 reaching the silicide layer on the source / drain diffusion layer of the CMOS transistor 13 is dry-etched using a resist pattern (not shown) having a predetermined shape as a mask, to form a SiO 2 film 20, a protective film 19, and a SiO 2 film. Two films 15 and an antioxidant film 14 are formed.

次に、レジストパターンを除去し、コンタクトホール２１内に密着層としてＴｉ膜及びＴｉＮ膜を形成した後、更にＷ膜を埋め込む。そして、これらの導電膜に対してＣＭＰを行うことにより、密着層及びＷ膜からなる導電性プラグ２８をコンタクトホール２１内に残存させる。   Next, the resist pattern is removed, a Ti film and a TiN film are formed in the contact hole 21 as an adhesion layer, and a W film is further embedded. Then, the conductive plug 28 made of the adhesion layer and the W film is left in the contact hole 21 by performing CMP on these conductive films.

次いで、上部電極２４まで到達するコンタクトホール３０及び下部電極２２まで到達するコンタクトホール２９を、他の所定形状のレジストパターン（図示せず）をマスクとしてドライエッチングにより、ＳｉＯ2膜２０及び保護膜１９に形成する。 Next, the contact hole 30 reaching the upper electrode 24 and the contact hole 29 reaching the lower electrode 22 are dry-etched using a resist pattern (not shown) of another predetermined shape as a mask, and the SiO 2 film 20 and the protective film 19 To form.

その後、レジストパターンを除去し、ＣＭＯＳトランジスタ１３を構成する拡散層と上部電極２４とを接続する部分等を含むＡｌ配線３１をＳｉＯ2膜２０上に形成する。 Thereafter, the resist pattern is removed, and an Al wiring 31 including a portion for connecting the diffusion layer constituting the CMOS transistor 13 and the upper electrode 24 is formed on the SiO 2 film 20.

そして、図示しないが、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。   Then, although not shown, an interlayer insulating film, a contact plug, a second-layer wiring and the like from the bottom are further formed. Then, for example, a cover film made of a TEOS oxide film and a SiN film is formed to complete a ferroelectric memory having a ferroelectric capacitor.

このような本実施形態では、ＰＺＴ膜２６ａ中に結晶粒界５１が生成された時に、ＰＺＴ膜２６ａの表面近傍に結晶粒界５１に沿った空隙が形成される。しかし、その後にＰＺＴ膜２６ｂを形成しているため、空隙はＰＺＴ膜２６ｂにより埋め込まれる。一方、ＰＺＴ膜２６ｂについては、その結晶化を上部電極膜２７の形成後に行うため、結晶粒界５２が生成されても、空隙は実質的に形成されない。従って、リーク電流が低減される。   In this embodiment, when the crystal grain boundary 51 is generated in the PZT film 26a, a void along the crystal grain boundary 51 is formed in the vicinity of the surface of the PZT film 26a. However, since the PZT film 26b is formed thereafter, the gap is filled with the PZT film 26b. On the other hand, since the crystallization of the PZT film 26b is performed after the formation of the upper electrode film 27, even if the crystal grain boundary 52 is generated, a void is not substantially formed. Accordingly, the leakage current is reduced.

また、ＰＺＴ膜２６ｂの結晶化を上部電極膜２７の形成後に行うことにより、分極反転量の低下を抑制することもできる。更に、強誘電体膜２６を、互いに同じ材料からなるＰＺＴ膜２６ａ及び２６ｂから形成していることからも、高い分極反転量を得ることが可能である。但し、上部電極膜２７としてＰｔを含有するものを用いると、前述のように、剥がれが生じやすくなったり、十分な分極反転量を得られなくなったりする。従って、上部電極膜２７としては、Ｐｔを含有しないものを用いる必要がある。   Further, by performing crystallization of the PZT film 26b after the formation of the upper electrode film 27, it is possible to suppress a decrease in the polarization inversion amount. Further, since the ferroelectric film 26 is formed from the PZT films 26a and 26b made of the same material, a high polarization inversion amount can be obtained. However, when a material containing Pt is used as the upper electrode film 27, as described above, peeling easily occurs or a sufficient amount of polarization inversion cannot be obtained. Therefore, it is necessary to use an upper electrode film 27 that does not contain Pt.

また、上述の方法によって、平面視での面積が、例えば２μｍ2程度の微細な強誘電体キャパシタを形成しようとする場合、その反転分極量がウェハの中心部において低くなることがある。この結果、ファンクション不良が生ずることがある。このような場合には、上部電極膜を構成する材料、例えば酸化イリジウムの抵抗率を上げるか、上部電極膜を形成した後に行う強誘電体膜の結晶化アニールの条件をより高温及び／又は長時間とすることが好ましい。 In addition, when an attempt is made to form a fine ferroelectric capacitor having an area in plan view of, for example, about 2 μm 2 by the above-described method, the amount of inversion polarization may be low at the center of the wafer. As a result, function failure may occur. In such a case, the condition of the crystallization annealing of the ferroelectric film performed after increasing the resistivity of the material constituting the upper electrode film, for example, iridium oxide, or after forming the upper electrode film is increased at a higher temperature and / or longer. Time is preferred.

抵抗率については、例えばその平均値を３５０μΩｃｍ〜４１０μΩｃｍとすることが好ましい。この場合、ウェハ面内のばらつきが±５％であると、抵抗率は約３３１μΩｃｍ〜４３１μΩｃｍとなる。抵抗率の調整については、例えば上部電極膜を形成する際の酸素流量を増加させたり、スパッタパワーを低下させたりすることにより、上部電極膜の抵抗率を上げることができる。但し、スパッタパワーを変化させると、抵抗率だけでなく、上部電極膜の成膜速度にも影響が及ぶため、酸素流量の増加とスパッタパワーの低下とを比較すると、酸素流量の増加の方が好ましい。なお、上部電極膜の形成に当たり、使用装置及び使用ターゲット等を変更すると、他の条件を変更していなくても、得られる膜の抵抗率が相違することがある。このような場合にも、酸素流量及び／又はスパッタパワーを調整することが好ましい。   As for the resistivity, for example, the average value is preferably 350 μΩcm to 410 μΩcm. In this case, when the variation in the wafer surface is ± 5%, the resistivity is about 331 μΩcm to 431 μΩcm. Regarding the adjustment of the resistivity, for example, the resistivity of the upper electrode film can be increased by increasing the oxygen flow rate when forming the upper electrode film or decreasing the sputtering power. However, since changing the sputtering power affects not only the resistivity but also the deposition rate of the upper electrode film, comparing the increase in the oxygen flow rate with the decrease in the sputtering power, the increase in the oxygen flow rate is better. preferable. Note that when the upper electrode film is formed, if the use device, the use target, and the like are changed, the resistivity of the obtained film may be different even if other conditions are not changed. Even in such a case, it is preferable to adjust the oxygen flow rate and / or the sputtering power.

また、結晶化アニールの条件については、例えば、アニール温度を７２５℃とする場合は、処理時間を１２０秒間以上とし、アニール温度を７５０℃とする場合は、処理時間を２０秒間以上とすることが好ましい。これらを一般化すると、その詳細は後述するが（第７の実験参照）、以下のようにして作製された基準ウェハに対して、Ａｒ雰囲気中でその表面を下向きにして急速加熱処理を行った後の、当該基準ウェハの表面のシート抵抗が１２１８Ω／□以下となる熱量が得られる条件（例えば、温度及び時間の組み合わせ）下で結晶化アニールを行うことが好ましい。ここで用いられる基準ウェハは、導電型がＮ型であり、表面の面方位が（１００）であり、抵抗率が４±１ΩｃｍであるＳｉウェハに、加速電圧を５０ｋｅＶとし、ドーズ量を１×１０14atoms/cm2として、ツイスト角度が０°、チルト角度が７°の方向からＢ+をイオン注入した後に、当該Ｓｉウェハの裏面に厚さが２０ｎｍのＴｉ膜及び厚さが１８０ｎｍのＰｔ膜を順次形成することにより、作製されたものである。 As for the crystallization annealing conditions, for example, when the annealing temperature is 725 ° C., the processing time is 120 seconds or more, and when the annealing temperature is 750 ° C., the processing time is 20 seconds or more. preferable. When these are generalized, the details will be described later (see the seventh experiment), but a rapid heating process was performed on a reference wafer manufactured as follows in the Ar atmosphere with its surface facing downward. It is preferable to perform the crystallization annealing under conditions (for example, a combination of temperature and time) that provides a heat quantity that allows the sheet resistance of the surface of the reference wafer to be 1218 Ω / □ or less later. The reference wafer used here is an N type conductivity type, a surface orientation of (100), a resistivity of 4 ± 1 Ωcm, an acceleration voltage of 50 keV, and a dose of 1 ×. as 10 14 atoms / cm 2, the twist angle is 0 °, from the direction of the tilt angle of 7 ° B + after ion implantation, Ti film and the thickness of the thickness on the back surface of the Si wafer is 20nm is 180nm of Pt It was produced by sequentially forming a film.

このような条件で強誘電体キャパシタを形成することにより、ウェハ面内での反転分極量のばらつきが抑制され、より一層高い歩留りで所望の特性を備えた半導体装置を得ることが可能となる。   By forming the ferroelectric capacitor under such conditions, the variation in the amount of inversion polarization in the wafer surface is suppressed, and a semiconductor device having desired characteristics can be obtained with a higher yield.

なお、強誘電体膜の材料はＰＺＴに限定されるものではなく、例えば、ＰＺＴに、Ｃａ、Ｓｒ、Ｌａ、Ｎｂ、Ｔａ、Ｉｒ及び／又はＷをドーピングしたものを用いることもできる。また、ＰＺＴ系の膜以外に、ＳＢＴ系の膜やＢｉ層状系の膜を形成してもよい。また、第１の強誘電体膜と第２の強誘電体膜とで材料が異なっていてもよい。   The material of the ferroelectric film is not limited to PZT. For example, a material obtained by doping PZT with Ca, Sr, La, Nb, Ta, Ir, and / or W can also be used. In addition to the PZT film, an SBT film or a Bi layer film may be formed. Further, the first ferroelectric film and the second ferroelectric film may be made of different materials.

また、強誘電体メモリのセルの構造は、１Ｔ１Ｃ型に限定されるものでなく、２Ｔ２Ｃ型であってもよい。   In addition, the structure of the ferroelectric memory cell is not limited to the 1T1C type, and may be a 2T2C type.

次に、本願発明者が実際に行った実験の結果について説明する。   Next, the results of experiments actually performed by the present inventors will be described.

（第１の実験）
第１の実験では、Ｓｉ基板を熱酸化することにより、その表面に厚さが１００ｎｍのＳｉＯ2膜を形成した。次に、Ａｌ2Ｏ3ターゲットを用いたスパッタ法にて、ＳｉＯ2膜上に厚さが２０ｎｍのＡｌ2Ｏ3膜を形成した。このときの条件は、パワー：２ｋＷ、Ａｒ流速：２０ｓｃｃｍ、温度：室温、成膜時間：３４秒間とした。次いで、Ｐｔターゲットを用いたスパッタ法にて、Ａｌ2Ｏ3膜上に厚さが１５５ｎｍのＰｔ膜を形成した。このときの条件は、パワー：１ｋＷ、Ａｒ流速：１１６ｓｃｃｍ、温度：３５０℃、成膜時間：９３秒間とした。このＰｔ膜を下部電極膜とした。 (First experiment)
In the first experiment, a SiO 2 film having a thickness of 100 nm was formed on the surface of the Si substrate by thermal oxidation. Then, by a sputtering method using an Al 2 O 3 target thickness on the SiO 2 film was formed an Al 2 O 3 film of 20 nm. The conditions at this time were as follows: power: 2 kW, Ar flow rate: 20 sccm, temperature: room temperature, and film formation time: 34 seconds. Next, a Pt film having a thickness of 155 nm was formed on the Al 2 O 3 film by sputtering using a Pt target. The conditions at this time were as follows: power: 1 kW, Ar flow rate: 116 sccm, temperature: 350 ° C., and film formation time: 93 seconds. This Pt film was used as the lower electrode film.

続いて、図４Ａ乃至図４Ｃに示す３種の方法に基づいて強誘電体膜及び上部電極膜の形成を行った。図４Ａは、本発明の実施例に係る方法を示すフローチャートであり、図４Ｂは、第１の比較例に係る方法を示すフローチャートであり、図４Ｃは、第２の比較例に係る方法を示すフローチャートである。なお、第１の比較例は、従来の方法に相当する。   Subsequently, the ferroelectric film and the upper electrode film were formed based on the three methods shown in FIGS. 4A to 4C. 4A is a flowchart illustrating a method according to an embodiment of the present invention, FIG. 4B is a flowchart illustrating a method according to a first comparative example, and FIG. 4C illustrates a method according to a second comparative example. It is a flowchart. The first comparative example corresponds to a conventional method.

本発明の実施例では、図４Ａに示すように、上述のようにして下部電極膜を形成した後（ステップＳ１）、ＰＺＴターゲットを用いたスパッタ法にて、下部電極膜上に第１のＰＺＴ膜（ＰＺＴ膜２６ａに相当する膜）を形成した（ステップＳ２）。このときの条件は、パワー：１ｋＷ、Ａｒ流速：２０ｓｃｃｍ、温度：５０℃、成膜時間：２１４秒間とした。この結果、第１のＰＺＴ膜の厚さは１３０ｎｍであり、Ｐｂ量は１．１３であった。なお、このＰｂ量は、Ｐｂ、Ｚｒ、Ｔｉの組成割合に関し、Ｚｒ及びＴｉの総量を１としたときのＰｂの量（割合）を示したものである。   In the embodiment of the present invention, as shown in FIG. 4A, after forming the lower electrode film as described above (step S1), the first PZT is formed on the lower electrode film by sputtering using a PZT target. A film (a film corresponding to the PZT film 26a) was formed (step S2). The conditions at this time were as follows: power: 1 kW, Ar flow rate: 20 sccm, temperature: 50 ° C., and film formation time: 214 seconds. As a result, the thickness of the first PZT film was 130 nm and the amount of Pb was 1.13. The Pb amount indicates the amount (ratio) of Pb when the total amount of Zr and Ti is 1, with respect to the composition ratio of Pb, Zr, and Ti.

次に、急速加熱処理装置を用いて第１のＰＺＴ膜の結晶化を行った（ステップＳ３）。このときの条件は、温度：５８５℃、Ａｒ：１．９７５ｓｌｍ、Ｏ2流速：２５ｓｃｃｍ、加熱時間：９０秒間とした。 Next, the first PZT film was crystallized using a rapid heat treatment apparatus (step S3). The conditions at this time were as follows: temperature: 585 ° C., Ar: 1.975 slm, O 2 flow rate: 25 sccm, and heating time: 90 seconds.

次いで、ＰＺＴターゲットを用いたスパッタ法にて、第１のＰＺＴ膜上に第２のＰＺＴ膜（ＰＺＴ膜２６ｂに相当する膜）を形成した（ステップＳ４）。このときの条件は、パワー：１ｋＷ、Ａｒ流速：２０ｓｃｃｍ、温度：５０℃、成膜時間：３３秒間とした。この結果、第２のＰＺＴ膜の厚さは２０ｎｍであり、Ｐｂ量は１．２４であった。   Next, a second PZT film (a film corresponding to the PZT film 26b) was formed on the first PZT film by sputtering using a PZT target (step S4). The conditions at this time were as follows: power: 1 kW, Ar flow rate: 20 sccm, temperature: 50 ° C., and film formation time: 33 seconds. As a result, the thickness of the second PZT film was 20 nm, and the amount of Pb was 1.24.

続いて、Ｉｒターゲットを用いたスパッタ法にて、第２のＰＺＴ膜上に上部電極膜としてＩｒＯ2膜を形成した（ステップＳ５）。このときの条件は、パワー：２ｋＷ、Ａｒ：１００ｓｃｃｍ、Ｏ2流速：５６ｓｃｃｍ、温度：２０℃、成膜時間：９秒間とした。この結果、ＩｒＯ2膜の厚さは４７ｎｍであった。 Subsequently, an IrO 2 film was formed as an upper electrode film on the second PZT film by sputtering using an Ir target (step S5). The conditions at this time were as follows: power: 2 kW, Ar: 100 sccm, O 2 flow rate: 56 sccm, temperature: 20 ° C., and film formation time: 9 seconds. As a result, the thickness of the IrO 2 film was 47 nm.

そして、急速加熱処理装置を用いて熱処理を行うことにより、第２のＰＺＴ膜を結晶化させた（ステップＳ６）。このときの条件は、温度：７２５℃、Ａｒ流速：２ｓｌｍ、Ｏ2流速：２０ｓｃｃｍ、加熱時間：２０秒間とした。 Then, the second PZT film was crystallized by performing heat treatment using a rapid heat treatment apparatus (step S6). The conditions at this time were temperature: 725 ° C., Ar flow rate: 2 slm, O 2 flow rate: 20 sccm, and heating time: 20 seconds.

第１の比較例（従来例）では、図４Ｂに示すように、上述のようにして下部電極膜を形成した後（ステップＳ１１）、ＰＺＴターゲットを用いたスパッタ法にて、下部電極膜上にＰＺＴ膜を形成した（ステップＳ１２）。このときの条件は、パワー：１ｋＷ、Ａｒ流速：２０ｓｃｃｍ、温度：５０℃、成膜時間：２４７秒間とした。この結果、ＰＺＴ膜の厚さは１５０ｎｍであり、Ｐｂ量は１．１３であった。   In the first comparative example (conventional example), as shown in FIG. 4B, after the lower electrode film is formed as described above (step S11), the sputtering method using the PZT target is performed on the lower electrode film. A PZT film was formed (step S12). The conditions at this time were as follows: power: 1 kW, Ar flow rate: 20 sccm, temperature: 50 ° C., and film formation time: 247 seconds. As a result, the thickness of the PZT film was 150 nm and the amount of Pb was 1.13.

次に、急速加熱処理装置を用いてＰＺＴ膜の結晶化を行った（ステップＳ１３）。このときの条件は、温度：５８５℃、Ａｒ流速：１．９７５ｓｌｍ、Ｏ2流速：２５ｓｃｃｍ、加熱時間：９０秒間とした。 Next, the PZT film was crystallized using a rapid heat treatment apparatus (step S13). The conditions at this time were as follows: temperature: 585 ° C., Ar flow rate: 1.975 slm, O 2 flow rate: 25 sccm, heating time: 90 seconds.

続いて、Ｉｒターゲットを用いたスパッタ法にて、ＰＺＴ膜上に上部電極膜としてＩｒＯ2膜を形成した（ステップＳ１４）。このときの条件は、パワー：２ｋＷ、Ａｒ流速：１００ｓｃｃｍ、Ｏ2流速：５６ｓｃｃｍ、温度：２０℃、成膜時間：９秒間とした。この結果、ＩｒＯ2膜の厚さは４７ｎｍであった。 Subsequently, an IrO 2 film was formed as an upper electrode film on the PZT film by sputtering using an Ir target (step S14). The conditions at this time were as follows: power: 2 kW, Ar flow rate: 100 sccm, O 2 flow rate: 56 sccm, temperature: 20 ° C., and film formation time: 9 seconds. As a result, the thickness of the IrO 2 film was 47 nm.

そして、急速加熱処理装置を用いて熱処理を行うことにより、ＰＺＴ膜を完全に結晶化させた（ステップＳ１５）。このときの条件は、温度：７２５℃、Ａｒ流速：２ｓｌｍ、Ｏ2流速：２０ｓｃｃｍ、加熱時間：２０秒間とした。 Then, the PZT film was completely crystallized by performing heat treatment using a rapid heat treatment apparatus (step S15). The conditions at this time were temperature: 725 ° C., Ar flow rate: 2 slm, O 2 flow rate: 20 sccm, and heating time: 20 seconds.

第２の比較例では、図４Ｃに示すように、上述のようにして下部電極膜を形成した後（ステップＳ２１）、ＰＺＴターゲットを用いたスパッタ法にて、下部電極膜上に第１のＰＺＴ膜を形成した（ステップＳ２２）。このときの条件は、パワー：１ｋＷ、Ａｒ流速：２０ｓｃｃｍ、温度：５０℃、成膜時間：２１４秒間とした。この結果、第１のＰＺＴ膜の厚さは１３０ｎｍであり、Ｐｂ量は１．１３であった。   In the second comparative example, as shown in FIG. 4C, after the lower electrode film is formed as described above (step S21), the first PZT is formed on the lower electrode film by sputtering using a PZT target. A film was formed (step S22). The conditions at this time were as follows: power: 1 kW, Ar flow rate: 20 sccm, temperature: 50 ° C., and film formation time: 214 seconds. As a result, the thickness of the first PZT film was 130 nm and the amount of Pb was 1.13.

次に、急速加熱処理装置を用いて第１のＰＺＴ膜の結晶化を行った（ステップＳ２３）。このときの条件は、温度：５８５℃、Ａｒ：１．９７５ｓｌｍ、Ｏ2流速：２５ｓｃｃｍ、加熱時間：９０秒間とした。 Next, the first PZT film was crystallized using a rapid heat treatment apparatus (step S23). The conditions at this time were as follows: temperature: 585 ° C., Ar: 1.975 slm, O 2 flow rate: 25 sccm, and heating time: 90 seconds.

次いで、ＰＺＴターゲットを用いたスパッタ法にて、第１のＰＺＴ膜上に第２のＰＺＴ膜（ＰＺＴ膜２６ｂに相当する膜）を形成した（ステップＳ２４）。このときの条件は、パワー：１ｋＷ、Ａｒ流速：２０ｓｃｃｍ、温度：５０℃、成膜時間：３３秒間とした。この結果、第２のＰＺＴ膜の厚さは２０ｎｍであり、Ｐｂ量は１．２４であった。   Next, a second PZT film (a film corresponding to the PZT film 26b) was formed on the first PZT film by sputtering using a PZT target (step S24). The conditions at this time were as follows: power: 1 kW, Ar flow rate: 20 sccm, temperature: 50 ° C., and film formation time: 33 seconds. As a result, the thickness of the second PZT film was 20 nm, and the amount of Pb was 1.24.

その後、第２のＰＺＴ膜の結晶化を行った（ステップＳ２５）。このときの条件は、温度：５８５℃、Ａｒ流速：１．９７５ｓｌｍ、Ｏ2流速：２５ｓｃｃｍ、加熱時間：９０秒間とした。 Thereafter, the second PZT film was crystallized (step S25). The conditions at this time were as follows: temperature: 585 ° C., Ar flow rate: 1.975 slm, O 2 flow rate: 25 sccm, heating time: 90 seconds.

続いて、Ｉｒターゲットを用いたスパッタ法にて、第２のＰＺＴ膜上に上部電極膜としてＩｒＯ2膜を形成した（ステップＳ２６）。このときの条件は、パワー：２ｋＷ、Ａｒ：１００ｓｃｃｍ、Ｏ2流速：５６ｓｃｃｍ、温度：２０℃、成膜時間：９秒間とした。この結果、ＩｒＯ2膜の厚さは４７ｎｍであった。 Subsequently, an IrO 2 film was formed as an upper electrode film on the second PZT film by sputtering using an Ir target (step S26). The conditions at this time were as follows: power: 2 kW, Ar: 100 sccm, O 2 flow rate: 56 sccm, temperature: 20 ° C., and film formation time: 9 seconds. As a result, the thickness of the IrO 2 film was 47 nm.

そして、急速加熱処理装置を用いて熱処理を行うことにより、第２のＰＺＴ膜を結晶化させた（ステップＳ２７）。このときの条件は、温度：７２５℃、Ａｒ流速：２ｓｌｍ、Ｏ2流速：２０ｓｃｃｍ、加熱時間：２０秒間とした。 Then, the second PZT film was crystallized by performing heat treatment using a rapid heat treatment apparatus (step S27). The conditions at this time were temperature: 725 ° C., Ar flow rate: 2 slm, O 2 flow rate: 20 sccm, and heating time: 20 seconds.

このようにして３種類の強誘電体キャパシタを形成した後、各強誘電体キャパシタの分極反転量及びリーク電流を測定した。分極反転量としては、上部電極膜及び下部電極膜間に３Ｖの電圧を印加したときの値を測定し、リーク電流としては、上部電極膜及び下部電極膜間に５Ｖの電圧を印加したときの値を測定した。この結果を表１に示す。   After forming three types of ferroelectric capacitors in this manner, the polarization inversion amount and leakage current of each ferroelectric capacitor were measured. The amount of polarization reversal is measured when a voltage of 3 V is applied between the upper electrode film and the lower electrode film, and the leakage current is measured when a voltage of 5 V is applied between the upper electrode film and the lower electrode film. The value was measured. The results are shown in Table 1.

Figure 2006318941
Figure 2006318941

表１に示すように、本発明の実施例では、従来例に相当する第１の比較例と比べると、分極反転量を高く維持したまま、リーク電流が２桁程度低くなった。一方、第２の比較例では、第１の比較例と比べると、リーク電流は低減されたが、分極反転量が３μＣ／ｃｍ2低下してしまった。 As shown in Table 1, in the example of the present invention, compared with the first comparative example corresponding to the conventional example, the leakage current was reduced by about two digits while maintaining the polarization inversion amount high. On the other hand, in the second comparative example, the leakage current was reduced as compared with the first comparative example, but the polarization inversion amount was reduced by 3 μC / cm 2 .

（第２の実験）
第２の実験では、図４Ａに示す方法に従いつつ、第１のＰＺＴ膜の厚さ及び第２のＰＺＴ膜の厚さを変化させて種々の強誘電体キャパシタを作製した。このとき、第１及び第２のＰＺＴ膜の厚さは、成膜時間を変化させることにより調節し、総膜厚は１２０ｎｍに固定した。そして、第１の実験と同様に、分極反転量及びリーク電流を測定した。この結果を図５Ａ及び図５Ｂに示す。 (Second experiment)
In the second experiment, various ferroelectric capacitors were manufactured by changing the thickness of the first PZT film and the thickness of the second PZT film while following the method shown in FIG. 4A. At this time, the thicknesses of the first and second PZT films were adjusted by changing the film formation time, and the total film thickness was fixed at 120 nm. Then, similarly to the first experiment, the polarization inversion amount and the leakage current were measured. The results are shown in FIGS. 5A and 5B.

図５Ａ及び図５Ｂに示すように、第１のＰＺＴ膜の厚さを６０ｎｍとし第２のＰＺＴ膜の厚さを６０ｎｍとした試料Ａでは、リーク電流は低かったが、分極反転量が著しく低かった。また、第１のＰＺＴ膜の厚さを１２０ｎｍとし第２のＰＺＴ膜を形成しなかった試料Ｆでは、分極反転量は高かったが、リーク電流も高くなってしまった。これらに対し、第１のＰＺＴ膜の厚さを８０ｎｍとし第２のＰＺＴ膜の厚さを４０ｎｍとした試料Ｂ、第１のＰＺＴ膜の厚さを９０ｎｍとし第２のＰＺＴ膜の厚さを３０ｎｍとした試料Ｃ、第１のＰＺＴ膜の厚さを１００ｎｍとし第２のＰＺＴ膜の厚さを２０ｎｍとした試料Ｄ、及び第１のＰＺＴ膜の厚さを１１０ｎｍとし第２のＰＺＴ膜の厚さを１０ｎｍとした試料Ｅでは、高い分極反転量が得られたと共に、リーク電流が低かった。   As shown in FIGS. 5A and 5B, in Sample A in which the thickness of the first PZT film was 60 nm and the thickness of the second PZT film was 60 nm, the leakage current was low, but the amount of polarization reversal was extremely low. It was. In Sample F in which the thickness of the first PZT film was 120 nm and the second PZT film was not formed, the amount of polarization inversion was high, but the leakage current was also high. On the other hand, the thickness of the first PZT film is 80 nm and the thickness of the second PZT film is 40 nm. The thickness of the first PZT film is 90 nm and the thickness of the second PZT film is 90 nm. Sample C having a thickness of 30 nm, Sample D having a thickness of the first PZT film of 100 nm and a thickness of the second PZT film of 20 nm, and a thickness of the first PZT film of 110 nm, In sample E having a thickness of 10 nm, a high amount of polarization inversion was obtained and the leakage current was low.

これらの結果より、第１のＰＺＴ膜（第１の強誘電体膜）の厚さが第２のＰＺＴ膜の厚さ以下となると、分極反転量が急激に低下し、逆に、第２のＰＺＴ膜の厚さが第１のＰＺＴ膜の厚さの５０％以下であると、高い分極反転量が得られると考えられる。従って、第２の強誘電体膜の厚さは第１の強誘電体膜の厚さの５０％以下とすることが好ましい。また、第２のＰＺＴ膜（第２の強誘電体膜）の厚さが厚いほど、リーク電流が低減されると考えられる。   From these results, when the thickness of the first PZT film (first ferroelectric film) becomes equal to or less than the thickness of the second PZT film, the amount of polarization inversion rapidly decreases. When the thickness of the PZT film is 50% or less of the thickness of the first PZT film, it is considered that a high polarization inversion amount can be obtained. Accordingly, the thickness of the second ferroelectric film is preferably 50% or less of the thickness of the first ferroelectric film. Further, it is considered that the leakage current is reduced as the thickness of the second PZT film (second ferroelectric film) is increased.

（第３の実験）
第３の実験では、図４Ａに示す方法に従い、強誘電体キャパシタを作製した。ステップＳ５では、上部電極膜として面内の平均抵抗率が３３７μΩｃｍのＩｒＯ2膜を形成した。また、ステップＳ６では、７２５℃で２０秒間の熱処理を行った。強誘電体キャパシタの平面形状は、1.15μm×1.8μmの長方形とした。そして、分極反転量の面内分布の測定を行った。この結果を図６に示す。なお、図６では、下側にオリフラがある。これは、以下の面内分布を示す図でも同様である。 (Third experiment)
In the third experiment, a ferroelectric capacitor was fabricated according to the method shown in FIG. 4A. In step S5, an IrO 2 film having an in-plane average resistivity of 337 μΩcm was formed as the upper electrode film. In step S6, heat treatment was performed at 725 ° C. for 20 seconds. The planar shape of the ferroelectric capacitor was a rectangle of 1.15 μm × 1.8 μm. Then, the in-plane distribution of the polarization inversion amount was measured. The result is shown in FIG. In FIG. 6, there is an orientation flat on the lower side. The same applies to the following diagrams showing the in-plane distribution.

図６に示すように、ウェハの中心部に分極反転量が低い領域が集中した。分極反転量の最大値（５４４．９ｆＣ／セル）と最小値（２３９．３ｆＣ／セル）との差は約３０６ｆＣ／セルであった。また、分布３σの値は１８２ｆＣ／セルと高くなった。   As shown in FIG. 6, a region having a low polarization inversion amount was concentrated at the center of the wafer. The difference between the maximum value (544.9 fC / cell) and the minimum value (239.3 fC / cell) of the polarization inversion amount was about 306 fC / cell. The value of distribution 3σ was as high as 182 fC / cell.

（第４の実験）
第４の実験でも、図４Ａに示す方法に従い、強誘電体キャパシタを作製した。ステップＳ５では、ＤＣスパッタ装置を用いて、出力：２ｋＷ、Ａｒガス流量：１００ｓｃｃｍ、Ｏ2ガス流量：６０ｓｃｃｍ、成膜温度：２０℃、成膜時間：９秒間の条件下で、上部電極膜として面内の平均抵抗率が４０９μΩｃｍのＩｒＯ2膜をスパッタ法で形成した。また、ステップＳ６では、７２５℃で２０秒間の熱処理を行った。強誘電体キャパシタの平面形状は、1.15μm×1.8μmの長方形とした。そして、分極反転量の面内分布の測定を行った。この結果を図７に示す。 (Fourth experiment)
Also in the fourth experiment, a ferroelectric capacitor was fabricated according to the method shown in FIG. 4A. In step S5, the upper electrode film was formed using a DC sputtering apparatus under the conditions of output: 2 kW, Ar gas flow rate: 100 sccm, O 2 gas flow rate: 60 sccm, film formation temperature: 20 ° C., film formation time: 9 seconds. An IrO 2 film having an in-plane average resistivity of 409 μΩcm was formed by sputtering. In step S6, heat treatment was performed at 725 ° C. for 20 seconds. The planar shape of the ferroelectric capacitor was a rectangle of 1.15 μm × 1.8 μm. Then, the in-plane distribution of the polarization inversion amount was measured. The result is shown in FIG.

図７に示すように、図６に示す結果と比較すると、ウェハの中心部における分極反転量が上昇し、周辺部における分極反転量が低下した。この結果、分極反転量の面内分布の均一性が向上した。即ち、分極反転量の最大値（５２２．９ｆＣ／セル）と最小値（４３９．５ｆＣ／セル）との差が約８３ｆＣ／セルと低下し、また、分布３σの値も８１ｆＣ／セルと低下した。   As shown in FIG. 7, when compared with the result shown in FIG. 6, the amount of polarization inversion at the center portion of the wafer increased and the amount of polarization inversion at the peripheral portion decreased. As a result, the uniformity of the in-plane distribution of the polarization inversion amount was improved. That is, the difference between the maximum value (522.9 fC / cell) and the minimum value (439.5 fC / cell) of the polarization inversion amount was reduced to about 83 fC / cell, and the value of distribution 3σ was also reduced to 81 fC / cell. .

（第５の実験）
第５の実験でも、図４Ａに示す方法に従いつつ、ステップＳ６の熱処理の条件を変更しながら２種類の強誘電体キャパシタを作製した。一方では、熱処理の条件を、温度：７２５℃、時間：１２０秒間とし、他方では、熱処理の条件を、温度：７５０℃、時間：２０秒間とした。また、ステップＳ５では、上部電極膜として面内の平均抵抗率が３３７μΩｃｍのＩｒＯ2膜を形成した。強誘電体キャパシタの平面形状は、1.15μm×1.8μmの長方形とした。そして、分極反転量の面内分布の測定を行った。これらの結果を、夫々図８及び図９に順に示す。 (Fifth experiment)
Also in the fifth experiment, two types of ferroelectric capacitors were fabricated while changing the heat treatment conditions in step S6 while following the method shown in FIG. 4A. On the one hand, the heat treatment conditions were temperature: 725 ° C. and time: 120 seconds, and on the other hand, the heat treatment conditions were temperature: 750 ° C. and time: 20 seconds. In step S5, an IrO 2 film having an in-plane average resistivity of 337 μΩcm was formed as the upper electrode film. The planar shape of the ferroelectric capacitor was a rectangle of 1.15 μm × 1.8 μm. Then, the in-plane distribution of the polarization inversion amount was measured. These results are shown in FIG. 8 and FIG. 9, respectively.

図８に示すように、熱処理の条件を、温度：７２５℃、時間：１２０秒間とした場合には、図６に示す結果と比較すると、ウェハの中心部における分極反転量が上昇し、周辺部における分極反転量が低下した。この結果、分極反転量の面内分布の均一性が向上した。即ち、分極反転量の最大値（５２０ｆＣ／セル）と最小値（４３５ｆＣ／セル）との差が８５ｆＣ／セルと低下し、また、分布３σの値も７５ｆＣ／セルと低下した。   As shown in FIG. 8, when the heat treatment is performed at a temperature of 725 ° C. and a time of 120 seconds, the amount of polarization inversion at the center of the wafer increases compared to the result shown in FIG. The amount of polarization reversal at decreased. As a result, the uniformity of the in-plane distribution of the polarization inversion amount was improved. That is, the difference between the maximum value (520 fC / cell) and the minimum value (435 fC / cell) of the polarization reversal amount decreased to 85 fC / cell, and the value of distribution 3σ also decreased to 75 fC / cell.

同様に、熱処理の条件を、温度：７５０℃、時間：２０秒間とした場合にも、図９に示すように、図６に示す結果と比較すると、ウェハの中心部における分極反転量が上昇し、周辺部における分極反転量が低下した。この結果、分極反転量の面内分布の均一性が向上した。即ち、分極反転量の最大値（５１５ｆＣ／セル）と最小値（４０７ｆＣ／セル）との差が１０８ｆＣ／セルと低下し、また、分布３σの値も８１ｆＣ／セルと低下した。   Similarly, when the heat treatment conditions are temperature: 750 ° C. and time: 20 seconds, as shown in FIG. 9, the amount of polarization inversion at the center of the wafer increases as compared to the result shown in FIG. The amount of polarization reversal in the peripheral portion was reduced. As a result, the uniformity of the in-plane distribution of the polarization inversion amount was improved. That is, the difference between the maximum value (515 fC / cell) and the minimum value (407 fC / cell) of the polarization reversal amount decreased to 108 fC / cell, and the value of distribution 3σ also decreased to 81 fC / cell.

（第６の実験）
第６の実験では、図４Ａに示す方法に従いつつ、ステップＳ６の熱処理の条件を変更しながら６種類の強誘電体キャパシタを作製した。即ち、熱処理の温度を７２５℃又は７５０℃とし、熱処理の時間を２０秒間、６０秒間又は１２０秒間とした。また、ステップＳ５では、上部電極膜として面内の平均抵抗率が３３７μΩｃｍのＩｒＯ2膜を形成した。強誘電体キャパシタの平面形状は、1.15μm×1.8μmの長方形とした。そして、分極反転量の面内分布３σを求めた。この結果を図１０に示す。 (Sixth experiment)
In the sixth experiment, six types of ferroelectric capacitors were manufactured in accordance with the method shown in FIG. 4A while changing the heat treatment conditions in step S6. That is, the heat treatment temperature was 725 ° C. or 750 ° C., and the heat treatment time was 20 seconds, 60 seconds or 120 seconds. In step S5, an IrO 2 film having an in-plane average resistivity of 337 μΩcm was formed as the upper electrode film. The planar shape of the ferroelectric capacitor was a rectangle of 1.15 μm × 1.8 μm. Then, the in-plane distribution 3σ of the polarization inversion amount was obtained. The result is shown in FIG.

図１０に示すように、熱処理温度を７２５℃とした場合には、熱処理時間によって分布３σが大きく変動し、分布３σを好ましい１００ｆＣ／セル以下にするためには、１２０秒間以上の熱処理を行う必要があると考えられる。一方、熱処理温度を７５０℃とした場合には、熱処理時間に拘わらず、２０秒間以上であれば、分布３σは１００ｆＣ／セル以下となった。   As shown in FIG. 10, when the heat treatment temperature is set to 725 ° C., the distribution 3σ greatly varies depending on the heat treatment time, and in order to make the distribution 3σ less than 100 fC / cell, it is necessary to perform heat treatment for 120 seconds or more. It is thought that there is. On the other hand, when the heat treatment temperature was 750 ° C., the distribution 3σ was 100 fC / cell or less for 20 seconds or longer regardless of the heat treatment time.

従って、ステップＳ６の熱処理では、熱処理温度を７２５℃とする場合は、熱処理時間を１２０秒間以上とし、７５０℃とする場合は、熱処理時間を２０秒間以上とすることにより、十分な熱量が強誘電体キャパシタに与えられ、分極反転量の面内分布の均一性がより好ましい状態になるといえる。   Therefore, in the heat treatment in step S6, when the heat treatment temperature is 725 ° C., the heat treatment time is 120 seconds or longer, and when 750 ° C. is set, the heat treatment time is 20 seconds or longer, so that a sufficient amount of heat is generated in the ferroelectric. It can be said that the uniformity of the in-plane distribution of the polarization inversion amount is given to the body capacitor and becomes a more preferable state.

（第７の実験）
第７の実験では、第６の実験で得られた温度及び時間の範囲をより一般化するための実験及び検討を行った。 (Seventh experiment)
In the seventh experiment, an experiment and a study were conducted to further generalize the temperature and time ranges obtained in the sixth experiment.

先ず、導電型がＮ型であり、表面の面方位が（１００）であり、抵抗率が４±１ΩｃｍであるＳｉウェハを用意した。次に、このＳｉウェハに、加速電圧を５０ｋｅＶとし、ドーズ量を１×１０14atoms/cm2として、ツイスト角度が０°、チルト角度が７°の方向からＢ+をイオン注入した。次いで、このＳｉウェハの裏面に、厚さが２０ｎｍのＴｉ膜及び厚さが１８０ｎｍのＰｔ膜を順次形成することにより、基準ウェハを作製した。その後、この基準ウェハに対して、Ａｒ雰囲気中でその表面を下向きにして、即ちＰｔ膜が形成された面を上向きにして急速加熱処理を行った。この急速加熱処理では、第６の実験と同様に、熱処理の温度を７２５℃又は７５０℃とし、熱処理の時間を２０秒間、６０秒間又は１２０秒間とした。そして、各試料のシート抵抗を測定した。各試料における最大のシート抵抗を図１１に示す。 First, a Si wafer having an N conductivity type, a surface orientation of (100), and a resistivity of 4 ± 1 Ωcm was prepared. Next, B + ions were implanted into the Si wafer from an acceleration voltage of 50 keV, a dose of 1 × 10 14 atoms / cm 2 , a twist angle of 0 °, and a tilt angle of 7 °. Next, a reference wafer was manufactured by sequentially forming a Ti film having a thickness of 20 nm and a Pt film having a thickness of 180 nm on the back surface of the Si wafer. Thereafter, a rapid heating process was performed on the reference wafer in an Ar atmosphere with its surface facing downward, that is, with the surface on which the Pt film was formed facing upward. In this rapid heat treatment, as in the sixth experiment, the heat treatment temperature was set to 725 ° C. or 750 ° C., and the heat treatment time was set to 20 seconds, 60 seconds, or 120 seconds. And the sheet resistance of each sample was measured. The maximum sheet resistance in each sample is shown in FIG.

図１１に示すように、熱処理中の熱量が低いほど、シート抵抗が高くなった。つまり、処理温度が低いほど、処理時間が短いほど、ウェハに与えている熱量は少なく、これに伴ってシート抵抗が高くなった。   As shown in FIG. 11, the lower the amount of heat during the heat treatment, the higher the sheet resistance. In other words, the lower the processing temperature and the shorter the processing time, the smaller the amount of heat applied to the wafer, and the higher the sheet resistance.

また、図１２に、基準ウェハのシート抵抗と、分極反転量の面内分布３σとの関係を示す。なお、基準ウェハのシート抵抗は、Ａｒ中での熱処理を行った後に行った測定により得られた値であり、分極反転量の面内分布３σは、Ａｒガス及びＯ2ガスの混合ガス中で熱処理を行った後に行った測定により得られた値であり、互いの雰囲気ガスは相違している。但し、この相違は熱量に影響を及ぼすものではない。 FIG. 12 shows the relationship between the sheet resistance of the reference wafer and the in-plane distribution 3σ of the polarization inversion amount. The sheet resistance of the reference wafer is a value obtained by measurement performed after heat treatment in Ar, and the in-plane distribution 3σ of the polarization inversion amount is in a mixed gas of Ar gas and O 2 gas. It is a value obtained by the measurement performed after the heat treatment, and the atmosphere gases are different from each other. However, this difference does not affect the amount of heat.

図１２に示すように、分極反転量の面内分布３σは、シート抵抗が１２１８Ω／□以下のときに最小となると共に、一定となった。つまり、基準ウェハに対して、その表面のシート抵抗が１２１８Ω／□以下となるような熱量を、上部電極膜を形成した後の熱処理で強誘電体キャパシタに与えることにより、１００ｆＣ／セル以下の分極反転量の面内分布３σを得ることができるといえる。   As shown in FIG. 12, the in-plane distribution 3σ of the polarization inversion amount becomes minimum and constant when the sheet resistance is 1218Ω / □ or less. In other words, by applying a heat amount such that the sheet resistance of the surface of the reference wafer is 1218 Ω / □ or less to the ferroelectric capacitor by heat treatment after forming the upper electrode film, the polarization is 100 fC / cell or less. It can be said that the in-plane distribution 3σ of the inversion amount can be obtained.

（第８の実験）
第８の実験でも、図４Ａに示す方法に従い、強誘電体キャパシタを作製した。ステップＳ５では、第４の実験と同様にして、上部電極膜として面内の平均抵抗率が４０９μΩｃｍのＩｒＯ2膜を形成した。また、ステップＳ６では、第５の実験と同様にして、７２５℃で１２０秒間の熱処理を行った。強誘電体キャパシタの平面形状は、1.15μm×1.8μmの長方形とした。そして、分極反転量の面内分布の測定を行った。この結果を図１３に示す。 (Eighth experiment)
Also in the eighth experiment, a ferroelectric capacitor was fabricated according to the method shown in FIG. 4A. In step S5, an IrO 2 film having an in-plane average resistivity of 409 μΩcm was formed as the upper electrode film in the same manner as in the fourth experiment. In step S6, heat treatment was performed at 725 ° C. for 120 seconds as in the fifth experiment. The planar shape of the ferroelectric capacitor was a rectangle of 1.15 μm × 1.8 μm. Then, the in-plane distribution of the polarization inversion amount was measured. The result is shown in FIG.

図１３に示すように、ウェハ中心部での分極反転量の低い領域はほとんど消失し、分極反転量の面内分布の均一性が著しく向上した。即ち、分極反転量の最大値（５８０．５ｆＣ／セル）と最小値（５３５．８ｆＣ／セル）との差が約４５ｆＣ／セルと低下し、また、分布３σの値も３３ｆＣ／セルＣｅｌｌと低下した。このように、第８の実験では、図６に示す結果だけでなく、図７や図８に示す結果と比較しても、更に分布の均一性が改善された。また、分極反転量の絶対値自体も大きくなった。   As shown in FIG. 13, the region having a low polarization inversion amount at the center of the wafer almost disappeared, and the uniformity of the in-plane distribution of the polarization inversion amount was remarkably improved. That is, the difference between the maximum value (580.5 fC / cell) and the minimum value (535.8 fC / cell) of the polarization inversion amount is reduced to about 45 fC / cell, and the value of distribution 3σ is also reduced to 33 fC / cell Cell. did. Thus, in the eighth experiment, not only the results shown in FIG. 6 but also the uniformity of distribution was further improved compared to the results shown in FIGS. In addition, the absolute value of the polarization inversion amount itself increased.

（第９の実験）
第９の実験でも、図４Ａに示す方法に従いつつ、上部電極膜（ＩｒＯ2膜）の面内の平均抵抗率を変化させながら強誘電体キャパシタを作製した。ステップＳ６では、第５の実験と同様にして、７２５℃で１２０秒間の熱処理を行った。強誘電体キャパシタの平面形状は、1.15μm×1.8μmの長方形とした。そして、上部電極膜の面内の平均抵抗率と分極反転量の面内分布３σとの関係を求めた。この結果を図１４に示す。 (Ninth experiment)
Also in the ninth experiment, a ferroelectric capacitor was fabricated while changing the average resistivity in the plane of the upper electrode film (IrO 2 film) in accordance with the method shown in FIG. 4A. In step S6, as in the fifth experiment, heat treatment was performed at 725 ° C. for 120 seconds. The planar shape of the ferroelectric capacitor was a rectangle of 1.15 μm × 1.8 μm. Then, the relationship between the in-plane average resistivity of the upper electrode film and the in-plane distribution 3σ of the polarization inversion amount was obtained. The result is shown in FIG.

図１４に示すように、平均抵抗率が３５０〜４１０μΩｃｍの範囲で、分極反転量の分布３σは８０ｆＣ／セル以下となり、良好な分布が得られた。なお、本実験ではウェハ面内での抵抗率のばらつきは±５％であった。このため、ウェハ面内でのばらつきを考慮すると、上部電極膜の抵抗率を、ウェハ面内の各点において３３１〜４３１μΩｃｍとすることが好ましい。   As shown in FIG. 14, when the average resistivity is in the range of 350 to 410 μΩcm, the polarization inversion amount distribution 3σ is 80 fC / cell or less, and a good distribution is obtained. In this experiment, the variation in resistivity within the wafer surface was ± 5%. For this reason, when the variation in the wafer surface is taken into consideration, the resistivity of the upper electrode film is preferably 331 to 431 μΩcm at each point in the wafer surface.

以下、本発明の諸態様を付記としてまとめて記載する。   Hereinafter, various aspects of the present invention will be collectively described as supplementary notes.

（付記１）
下部電極膜を形成する工程と、
前記下部電極膜上に非晶質の第１の強誘電体膜を形成する工程と、
前記第１の強誘電体膜を結晶化させる工程と、
前記第１の強誘電体膜上に非晶質の第２の強誘電体膜を形成する工程と、
前記第２の強誘電体膜上に、Ｐｔを含有しない上部電極膜を形成する工程と、
前記第２の強誘電体膜を結晶化させる工程と、
を有することを特徴とする半導体装置の製造方法。 (Appendix 1)
Forming a lower electrode film;
Forming an amorphous first ferroelectric film on the lower electrode film;
Crystallizing the first ferroelectric film; and
Forming an amorphous second ferroelectric film on the first ferroelectric film;
Forming an upper electrode film not containing Pt on the second ferroelectric film;
Crystallization of the second ferroelectric film;
A method for manufacturing a semiconductor device, comprising:

（付記２）
前記第１の強誘電体膜と前記第２の強誘電体膜とを、互いに同じ材料を用いて形成することを特徴とする付記１に記載の半導体装置の製造方法。 (Appendix 2)
2. The method of manufacturing a semiconductor device according to claim 1, wherein the first ferroelectric film and the second ferroelectric film are formed using the same material.

（付記３）
前記第１及び第２の強誘電体膜として、Ｐｂ（Ｚｒx，Ｔｉ1-x）Ｏ3（０≦ｘ≦１）膜、又はこれにＣａ、Ｓｒ、Ｌａ、Ｎｂ、Ｔａ、Ｉｒ及びＷからなる群から選択された少なくとも１種の元素をドーピングした膜を形成することを特徴とする付記１又は２に記載の半導体装置の製造方法。 (Appendix 3)
As the first and second ferroelectric films, a Pb (Zr x , Ti 1-x ) O 3 (0 ≦ x ≦ 1) film, or Ca, Sr, La, Nb, Ta, Ir, and W are used. The method for manufacturing a semiconductor device according to appendix 1 or 2, wherein a film doped with at least one element selected from the group consisting of:

（付記４）
前記第２の強誘電体膜の厚さを前記第１の強誘電体膜の厚さの５０％以下とすることを特徴とする付記１乃至３のいずれか１項に記載の半導体装置の製造方法。 (Appendix 4)
4. The method of manufacturing a semiconductor device according to claim 1, wherein the thickness of the second ferroelectric film is 50% or less of the thickness of the first ferroelectric film. Method.

（付記５）
前記第１及び第２の強誘電体膜を、スパッタ法により形成することを特徴とする付記１乃至４のいずれか１項に記載の半導体装置の製造方法。 (Appendix 5)
The method of manufacturing a semiconductor device according to any one of appendices 1 to 4, wherein the first and second ferroelectric films are formed by sputtering.

（付記６）
前記上部電極膜として、酸化イリジウム膜を形成することを特徴とする付記１乃至５のいずれか１項に記載の半導体装置の製造方法。 (Appendix 6)
6. The method of manufacturing a semiconductor device according to any one of appendices 1 to 5, wherein an iridium oxide film is formed as the upper electrode film.

（付記７）
前記第１及び第２の強誘電体膜として、結晶化後の構造がペロブスカイト型構造となる膜を形成することを特徴とする付記１乃至６のいずれか１項に記載の半導体装置の製造方法。 (Appendix 7)
7. The method of manufacturing a semiconductor device according to any one of appendices 1 to 6, wherein a film having a perovskite structure after crystallization is formed as the first and second ferroelectric films. .

（付記８）
前記上部電極膜として、平均抵抗率が３５０μΩｃｍ乃至４１０μΩｃｍの膜を形成することを特徴とする付記１乃至７のいずれか１項に記載の半導体装置の製造方法。 (Appendix 8)
8. The method of manufacturing a semiconductor device according to any one of appendices 1 to 7, wherein a film having an average resistivity of 350 to 410 .mu..OMEGA.cm is formed as the upper electrode film.

（付記９）
前記上部電極膜として、各点の抵抗率が３３１μΩｃｍ乃至４３１μΩｃｍの膜を形成することを特徴とする付記８に記載の半導体装置の製造方法。 (Appendix 9)
9. The method of manufacturing a semiconductor device according to appendix 8, wherein a film having a resistivity of 331 μΩcm to 431 μΩcm at each point is formed as the upper electrode film.

（付記１０）
前記第２の強誘電体膜を結晶化させる工程は、前記第２の強誘電体膜に対して、７２５℃で１２０秒間以上の熱処理を行う工程を有することを特徴とする付記１乃至９のいずれか１項に記載の半導体装置の製造方法。 (Appendix 10)
Additional steps 1 to 9 characterized in that the step of crystallizing the second ferroelectric film includes a step of performing a heat treatment at 725 ° C. for 120 seconds or more on the second ferroelectric film. A manufacturing method of a semiconductor device given in any 1 paragraph.

（付記１１）
前記第２の強誘電体膜を結晶化させる工程は、前記第２の強誘電体膜に対して、７５０℃で２０秒間以上の熱処理を行う工程を有することを特徴とする付記１乃至９のいずれか１項に記載の半導体装置の製造方法。 (Appendix 11)
Additional steps 1 to 9 characterized in that the step of crystallizing the second ferroelectric film includes a step of heat-treating the second ferroelectric film at 750 ° C. for 20 seconds or more. A manufacturing method of a semiconductor device given in any 1 paragraph.

（付記１２）
前記第２の強誘電体膜を結晶化させる工程は、
導電型がＮ型であり、表面の面方位が（１００）であり、抵抗率が４±１ΩｃｍであるＳｉウェハに、加速電圧を５０ｋｅＶとし、ドーズ量を１×１０14ａｔｏｍｓ／ｃｍ2として、ツイスト角度が０°、チルト角度が７°の方向からＢ+をイオン注入した後に、当該Ｓｉウェハの裏面に厚さが２０ｎｍのＴｉ膜及び厚さが１８０ｎｍのＰｔ膜を順次形成することにより作製された基準ウェハに対して、Ａｒ雰囲気中でその表面を下向きにして急速加熱処理を行った後の、当該基準ウェハの表面のシート抵抗が１２１８Ω／□以下となる熱量が得られる条件下で、
前記第２の強誘電体膜に対して、熱処理を行う工程を有することを特徴とする付記１乃至９のいずれか１項に記載の半導体装置の製造方法。 (Appendix 12)
The step of crystallizing the second ferroelectric film comprises:
An Si wafer having a conductivity type of N type, a surface plane orientation of (100), and a resistivity of 4 ± 1 Ωcm, an acceleration voltage of 50 keV, a dose of 1 × 10 14 atoms / cm 2 , Fabricated by sequentially implanting B + ions from a twist angle of 0 ° and a tilt angle of 7 °, followed by sequentially forming a 20 nm thick Ti film and a 180 nm thick Pt film on the back surface of the Si wafer. Under the condition that the heat resistance with which the sheet resistance of the surface of the reference wafer becomes 1218 Ω / □ or less after performing the rapid heat treatment with the surface facing downward in an Ar atmosphere with respect to the reference wafer,
10. The method for manufacturing a semiconductor device according to any one of appendices 1 to 9, further comprising a step of performing a heat treatment on the second ferroelectric film.

（付記１３）
下部電極と、
前記下部電極上に形成された第１の強誘電体膜と、
前記第１の強誘電体膜上に、前記第１の強誘電体膜の表面に存在する空隙を埋め込むようにして形成された第２の強誘電体膜と、
前記第２の強誘電体膜上に形成された上部電極と、
を有し、
前記第２の強誘電体膜の表面には、前記第１の強誘電体膜の表面に存在するような空隙が実質的に存在しないことを特徴とする半導体装置。 (Appendix 13)
A lower electrode;
A first ferroelectric film formed on the lower electrode;
A second ferroelectric film formed on the first ferroelectric film so as to embed voids existing on the surface of the first ferroelectric film;
An upper electrode formed on the second ferroelectric film;
Have
A semiconductor device characterized in that there is substantially no void on the surface of the second ferroelectric film that exists on the surface of the first ferroelectric film.

（付記１４）
前記第１及び第２の強誘電体膜は、Ｐｂ（Ｚｒx，Ｔｉ1-x）Ｏ3（０≦ｘ≦１）膜、又はこれにＣａ、Ｓｒ、Ｌａ、Ｎｂ、Ｔａ、Ｉｒ及びＷからなる群から選択された少なくとも１種の元素がドーピングされた膜であることを特徴とする付記１３に記載の半導体装置。 (Appendix 14)
The first and second ferroelectric films are Pb (Zr x , Ti 1-x ) O 3 (0 ≦ x ≦ 1) films, or Ca, Sr, La, Nb, Ta, Ir, and W 14. The semiconductor device according to appendix 13, wherein the semiconductor device is a film doped with at least one element selected from the group consisting of:

（付記１５）
前記第２の強誘電体膜の厚さは、前記第１の強誘電体膜の厚さの５０％以下であることを特徴とする付記１３又は１４に記載の半導体装置。 (Appendix 15)
15. The semiconductor device according to appendix 13 or 14, wherein the thickness of the second ferroelectric film is 50% or less of the thickness of the first ferroelectric film.

（付記１６）
前記上部電極は、Ｐｔを含有しないことを特徴とする付記１３乃至１５のいずれか１項に記載の半導体装置。 (Appendix 16)
16. The semiconductor device according to any one of appendices 13 to 15, wherein the upper electrode does not contain Pt.

（付記１７）
前記上部電極は、酸化イリジウムを含有することを特徴とする付記１３乃至１６のいずれか１項に記載の半導体装置。 (Appendix 17)
17. The semiconductor device according to any one of appendices 13 to 16, wherein the upper electrode contains iridium oxide.

（付記１８）
前記上部電極の平均抵抗率は、３５０μΩｃｍ乃至４１０μΩｃｍであることを特徴とする付記１３乃至１７のいずれか１項に記載の半導体装置。 (Appendix 18)
18. The semiconductor device according to any one of appendices 13 to 17, wherein an average resistivity of the upper electrode is 350 μΩcm to 410 μΩcm.

（付記１９）
前記上部電極の各点の抵抗率は、３３１μΩｃｍ乃至４３１μΩｃｍであることを特徴とする付記１３乃至１７のいずれか１項に記載の半導体装置。 (Appendix 19)
18. The semiconductor device according to any one of appendices 13 to 17, wherein the resistivity of each point of the upper electrode is 331 μΩcm to 431 μΩcm.

（付記２０）
前記第１及び第２の強誘電体膜の結晶化後の構造は、ペロブスカイト型構造であることを特徴とする付記１３乃至１９のいずれか１項に記載の半導体装置。 (Appendix 20)
20. The semiconductor device according to any one of appendices 13 to 19, wherein a structure after crystallization of the first and second ferroelectric films is a perovskite structure.

本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。1 is a circuit diagram showing a configuration of a memory cell array of a ferroelectric memory (semiconductor device) manufactured by a method according to an embodiment of the present invention. 本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the ferroelectric memory which concerns on embodiment of this invention to process order. 図２Ａに引き続き、実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。FIG. 2B is a cross-sectional view showing the method of manufacturing the ferroelectric memory according to the embodiment in order of processes following FIG. 2A. 図２Ｂに引き続き、実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。FIG. 2B is a cross-sectional view showing the method of manufacturing the ferroelectric memory according to the embodiment in order of processes following FIG. 2B. 図２Ｃに引き続き、実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。FIG. 2D is a cross-sectional view illustrating the manufacturing method of the ferroelectric memory according to the embodiment in order of processes following FIG. 2C. 図２Ｄに引き続き、実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。FIG. 2D is a cross-sectional view illustrating the manufacturing method of the ferroelectric memory according to the embodiment in order of processes following FIG. 2D. 図２Ｅに引き続き、実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。FIG. 2E is a cross-sectional view showing the method of manufacturing the ferroelectric memory according to the embodiment in order of processes following FIG. 2E. 図２Ｆに引き続き、実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。FIG. 2F is a cross-sectional view illustrating the manufacturing method of the ferroelectric memory according to the embodiment in order of processes following FIG. 2F. 強誘電体膜２６の形成方法を工程順に示す断面図である。3 is a cross-sectional view showing a method of forming a ferroelectric film 26 in the order of steps. FIG. 図３Ａに引き続き、強誘電体膜２６の形成方法を工程順に示す断面図である。FIG. 3B is a cross-sectional view showing the method of forming the ferroelectric film 26 in the order of steps, following FIG. 3A. 図３Ｂに引き続き、強誘電体膜２６の形成方法を工程順に示す断面図である。FIG. 3B is a cross-sectional view illustrating the method of forming the ferroelectric film 26 in order of processes following FIG. 3B. 図３Ｃに引き続き、強誘電体膜２６の形成方法を工程順に示す断面図である。3C is a cross-sectional view illustrating the method of forming the ferroelectric film 26 in the order of steps, following FIG. 3C. 図３Ｄに引き続き、強誘電体膜２６の形成方法を工程順に示す断面図である。3D is a cross-sectional view illustrating the method of forming the ferroelectric film 26 in the order of steps, following FIG. 3D. 強誘電体膜及び上部電極膜の形成方法の例を示すフローチャートである。It is a flowchart which shows the example of the formation method of a ferroelectric film and an upper electrode film. 強誘電体膜及び上部電極膜の形成方法の他の例を示すフローチャートである。It is a flowchart which shows the other example of the formation method of a ferroelectric film and an upper electrode film. 強誘電体膜及び上部電極膜の形成方法の更に他の例を示すフローチャートである。10 is a flowchart showing still another example of a method for forming a ferroelectric film and an upper electrode film. 分極反転量及びリーク電流を示すグラフである。It is a graph which shows a polarization inversion amount and a leakage current. リーク電流を示すグラフである。It is a graph which shows a leakage current. 第３の実験の結果を示す図である。It is a figure which shows the result of a 3rd experiment. 第４の実験の結果を示す図である。It is a figure which shows the result of a 4th experiment. 第５の実験の結果を示す図である。It is a figure which shows the result of 5th experiment. 同じく、第５の実験の結果を示す図である。Similarly, it is a figure which shows the result of 5th experiment. 処理時間と分極反転量の面内分布３σとの関係を示すグラフである。It is a graph which shows the relationship between processing time and in-plane distribution 3σ of the amount of polarization inversions. 処理時間とシート抵抗との関係を示すグラフである。It is a graph which shows the relationship between processing time and sheet resistance. 基準ウェハのシート抵抗と分極反転量の面内分布３σとの関係を示すグラフである。It is a graph which shows the relationship between the sheet resistance of a reference | standard wafer, and in-plane distribution 3 (sigma) of polarization reversal amount. 第８の実験の結果を示す図である。It is a figure which shows the result of 8th experiment. 抵抗率と分極反転量の面内分布３σとの関係を示すグラフである。It is a graph which shows the relationship between resistivity and in-plane distribution 3 (sigma) of polarization inversion amount.

符号の説明Explanation of symbols

１：強誘電体キャパシタ
２：ＭＯＳトランジスタ
３：ビット線
４：ワード線
５：プレート線
２５：下部電極膜
２６ａ、２６ｂ：ＰＺＴ膜
２７：上部電極膜
５１、５２：結晶粒界 1: Ferroelectric capacitor 2: MOS transistor 3: Bit line 4: Word line 5: Plate line 25: Lower electrode film 26a, 26b: PZT film 27: Upper electrode film 51, 52: Grain boundary

Claims (10)

下部電極膜を形成する工程と、
前記下部電極膜上に非晶質の第１の強誘電体膜を形成する工程と、
前記第１の強誘電体膜を結晶化させる工程と、
前記第１の強誘電体膜上に非晶質の第２の強誘電体膜を形成する工程と、
前記第２の強誘電体膜上に、Ｐｔを含有しない上部電極膜を形成する工程と、
前記第２の強誘電体膜を結晶化させる工程と、
を有することを特徴とする半導体装置の製造方法。 Forming a lower electrode film;
Forming an amorphous first ferroelectric film on the lower electrode film;
Crystallizing the first ferroelectric film; and
Forming an amorphous second ferroelectric film on the first ferroelectric film;
Forming an upper electrode film not containing Pt on the second ferroelectric film;
Crystallization of the second ferroelectric film;
A method for manufacturing a semiconductor device, comprising: 前記第１の強誘電体膜と前記第２の強誘電体膜とを、互いに同じ材料を用いて形成することを特徴とする請求項１に記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 1, wherein the first ferroelectric film and the second ferroelectric film are formed using the same material. 前記第１及び第２の強誘電体膜として、Ｐｂ（Ｚｒx，Ｔｉ1-x）Ｏ3（０≦ｘ≦１）膜、又はこれにＣａ、Ｓｒ、Ｌａ、Ｎｂ、Ｔａ、Ｉｒ及びＷからなる群から選択された少なくとも１種の元素をドーピングした膜を形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。 As the first and second ferroelectric films, a Pb (Zr x , Ti 1-x ) O 3 (0 ≦ x ≦ 1) film, or Ca, Sr, La, Nb, Ta, Ir, and W are used. 3. The method of manufacturing a semiconductor device according to claim 1, wherein a film doped with at least one element selected from the group consisting of: is formed. 前記第２の強誘電体膜の厚さを前記第１の強誘電体膜の厚さの５０％以下とすることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。   4. The semiconductor device according to claim 1, wherein the thickness of the second ferroelectric film is 50% or less of the thickness of the first ferroelectric film. 5. Production method. 前記上部電極膜として、酸化イリジウム膜を形成することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 1, wherein an iridium oxide film is formed as the upper electrode film. 前記上部電極膜として、平均抵抗率が３５０μΩｃｍ乃至４１０μΩｃｍの膜を形成することを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。   6. The method of manufacturing a semiconductor device according to claim 1, wherein a film having an average resistivity of 350 to 410 [mu] [Omega] cm is formed as the upper electrode film. 前記第２の強誘電体膜を結晶化させる工程は、前記第２の強誘電体膜に対して、７２５℃で１２０秒間以上の熱処理を行う工程を有することを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。   7. The step of crystallizing the second ferroelectric film includes a step of performing a heat treatment at 725 ° C. for 120 seconds or more on the second ferroelectric film. The method for manufacturing a semiconductor device according to any one of the above. 前記第２の強誘電体膜を結晶化させる工程は、前記第２の強誘電体膜に対して、７５０℃で２０秒間以上の熱処理を行う工程を有することを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。   7. The step of crystallizing the second ferroelectric film includes a step of performing a heat treatment at 750 ° C. for 20 seconds or more on the second ferroelectric film. The method for manufacturing a semiconductor device according to any one of the above. 前記第２の強誘電体膜を結晶化させる工程は、
導電型がＮ型であり、表面の面方位が（１００）であり、抵抗率が４±１ΩｃｍであるＳｉウェハに、加速電圧を５０ｋｅＶとし、ドーズ量を１×１０14ａｔｏｍｓ／ｃｍ2として、ツイスト角度が０°、チルト角度が７°の方向からＢ+をイオン注入した後に、当該Ｓｉウェハの裏面に厚さが２０ｎｍのＴｉ膜及び厚さが１８０ｎｍのＰｔ膜を順次形成することにより作製された基準ウェハに対して、Ａｒ雰囲気中でその表面を下向きにして急速加熱処理を行った後の、当該基準ウェハの表面のシート抵抗が１２１８Ω／□以下となる熱量が得られる条件下で、
前記第２の強誘電体膜に対して、熱処理を行う工程を有することを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。 The step of crystallizing the second ferroelectric film comprises:
An Si wafer having a conductivity type of N type, a surface plane orientation of (100), and a resistivity of 4 ± 1 Ωcm, an acceleration voltage of 50 keV, a dose of 1 × 10 14 atoms / cm 2 , Fabricated by sequentially implanting B + ions from a twist angle of 0 ° and a tilt angle of 7 °, followed by sequentially forming a 20 nm thick Ti film and a 180 nm thick Pt film on the back surface of the Si wafer. Under the condition that the heat resistance with which the sheet resistance of the surface of the reference wafer becomes 1218 Ω / □ or less after performing the rapid heat treatment with the surface facing downward in an Ar atmosphere with respect to the reference wafer,
7. The method for manufacturing a semiconductor device according to claim 1, further comprising a step of performing a heat treatment on the second ferroelectric film. 下部電極と、
前記下部電極上に形成された第１の強誘電体膜と、
前記第１の強誘電体膜上に、前記第１の強誘電体膜の表面に存在する空隙を埋め込むようにして形成された第２の強誘電体膜と、
前記第２の強誘電体膜上に形成された上部電極と、
を有し、
前記第２の強誘電体膜の表面には、前記第１の強誘電体膜の表面に存在するような空隙が実質的に存在しないことを特徴とする半導体装置。 A lower electrode;
A first ferroelectric film formed on the lower electrode;
A second ferroelectric film formed on the first ferroelectric film so as to embed voids existing on the surface of the first ferroelectric film;
An upper electrode formed on the second ferroelectric film;
Have
A semiconductor device characterized in that there is substantially no void on the surface of the second ferroelectric film that exists on the surface of the first ferroelectric film.
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