KR100352862B1 - Ac형플라즈마표시패널 - Google Patents

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KR100352862B1
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히또시 히라가와
세이끼 구로기
히로유끼 나까하라
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후지쯔 가부시끼가이샤
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Abstract

본 발명은 발광 효율의 저하를 피하면서 방전 개시 전압을 저감하고, 구동 계의 부담을 경감하는 것을 목적으로 한다.
행 방향으로 뻗은 제 1 및 제 2 전극(X, Y)과 열 방향으로 뻗은 제 3 전극 (A)을 갖고, 제 1 및 제 2 전극(X, Y)으로 서스테인 전극쌍이 구성되고, 제 2 전극 (Y)과 제 3 전극(A)으로 어드레스 전극쌍이 구성되는 구조의 AC형 PDP(1)에서, 제 1 및 제 2 전극(X, Y)을 다같이 띠 형의 투명 도전막(x1, y1)과 그것보다도 폭이 작은 띠 형의 금속막(x2, y2)의 적층체로 하고, 적어도 제 1 전극의 금속막(x2)을 그것과 서로 겹치는 투명 도전막(x1)의 방전 갭(S1)으로부터 먼 측의 단부와의 거리보다도 방전 갭에 가까운 측의 단부와의 거리가 작아지게 배치한다.

Description

ＡＣ형 플라즈마 표시 패널
본 발명은 매트릭스 표시 방식의 AC형 플라즈마 표시 패널(Plasma Display Panel:PDP)에 관한 것으로서, 화면에 따른 방전을 발생시키는 면 방전 형식의 PDP에 적용된다.
PDP는 기판쌍을 지지체로 하는 자기 발광형의 박형 표시 디바이스이고, 컬러 화면의 실용화에 따라 텔레비젼 영상이나 컴퓨터의 모니터 등의 용도로 널리 사용하게 되었다. 하이비전용의 대화면 플랫형 디바이스로서도 주목되고 있다.
매트릭스 표시 방식의 PDP에서 표시 소자인 셀의 점등 상태의 유지(서스테인)에 메모리 효과가 이용되고 있다. AC형 PDP는 전극을 유전체로 피복함으로써 구조적으로 메모리 기능을 갖도록 구성되어 있다. AC형 PDP에 의한 표시에서는 점등(발광)해야 할 셀에만 벽전하를 축적시키는 라인 순차의 어드레싱을 행하고, 그 후에 모든 셀에 대해서 일제히 교번 극성의 전압(서스테인 전압)을 인가한다. 서스테인 전압은 방전 개시 전압보다 낮은 소정의 전압이다. 벽전하가 존재하는 셀에서는 벽전압이 서스테인 전압에 중첩하므로, 셀에 인가된 실효 전압이 방전 개시 전압을 넘어서 방전이 발생한다. 서스테인 전압의 인가 주기를 짧게 하면 가시적으로 연속적인 점등 상태가 얻어진다.
컬러 표시 디바이스로서 면 방전 형식의 AC형 PDP가 상품화되어 있다. 면 방전 형식은 방전 유지 기간(표시 기간)에 번갈아 양극 또는 음극으로 이루어진 한쌍의 서스테인 전극을 동일 기판 상에 평행 배치하는 형식이다. 면 방전형 PDP에서는 컬러 표시를 위한 형광체층을 서스테인 전극쌍을 배치한 기판과 대향하는 다른 쪽 기판 상에 형성함으로써, 방전시의 이온 충격에 의한 형광체증의 열화를 경감하고, 긴 수명화를 꾀할 수가 있다.
도 10은 종래의 PDP(90)의 내부 구조를 나타내는 요부 단면도이고, 도 11은 종래의 서스테인 전극의 배열 방향에서의 발광 강도 분포의 모식도이다.
PDP(90)에서는 전면측의 유리 기판(11)의 내면에 매트릭스 표시 라인마다 한쌍의 서스테인 전극(제 1 및 제 2 전극)(93, 94)이 배열되어 있다. 이들 서스테인 전극(93, 94)은 유전체층(96)에 의해 방전 공간(99)에 대해서 절연되고, 유전체층 (96)의 표면에는 높은 감마 재료로 된 보호막(97)이 형성되어 있다. 한편, 배면측의 유리 기판(92)의 내면에는 서스테인 전극(93, 94)과 직교하도록 매트릭스 표시 열마다 어드레스 전극(제 3 전극)(95)이 배열되어 있다. 그리고, 어드레스 전극 (95)의 상부를 포함해서 유리 기판(92)을 피복하여 형광체층(98)이 형성되어 있다. 이와 같이 형광체층(98)을 배면측의 기판 상에 배치한 것은 "반사형"이라고 호칭되고, 반대로 전면측의 기판 상에 배치한 것은 "투과형"이라고 호칭되고 있다. 반사형은 형광체층(98)의 발광면을 직접 볼 수 있으므로, 휘도 및 시야각 면에서 투과형보다도 유리하다.
서스테인 전극(93)은 투명 도전막(931)에 그것보다 폭이 좁은 금속막(932)을보조 도체로 하여 적층한 띠 형의 복합 전극으로서, 라인 방향으로 뻗어 있다. 서스테인 전극(94)도 서스테인 전극(93)과 마찬가지로 투명 도전막(941)과 금속막 (942)과의 적층체이다. 각 투명 도전막(931, 941)의 폭은 인접하는 라인끼리 사이에 적절한 전극간 거리를 두고 또한 셀 내에서 면 방전이 광범위하게 전개되도록 셀 사이즈에 따라서 선정된다. 각 금속막(932, 942)의 폭은 허용 최저한 이상의 도전성이 얻어지도록 라인 길이에 따라서 선정된다. 또한, 인접하는 라인끼리의 전극 간격(S2)은 역슬릿이라고 한다.
PDP(90)에 의한 표시에서는 라인 순차의 어드레싱이 행하여진다. 셀을 점등(발광)시키는 경우에는 어드레스 전극(95)과 한쪽의 서스테인 전극(94)을 적절하게 바이어스해서 그 전극 교점에서 결정되는 어드레스 방전 셀에 대향 방전(패널의 두께 방향의 방전)을 발생시키고, 유전체층(96)(보호막(97)도 유전체층(97)의 일부로 함)의 표면을 적당히 대전시킨다. 셀의 점등/비점등을 설정하는 어드레싱 후에, 서스테인 전극(94)과 서스테인 전극(93)에 대해서 이들 상대 전압의 극성이 번갈아 교대하도록 서스테인 전압을 인가하고, 그 전극쌍에 의해 형성되는 표시 방전 셀에 주기적으로 면 방전을 발생시킨다. 형광체층(98)은 주로 면 방전으로 발생한 자외선(UV)에 의해 국부적으로 여기되어서 소정 색의 가시 광을 방출한다. 이 가시 광 중 유리 기판(91)을 투과하는 광이 표시 광이 된다.
도 11에 나타낸 바와 같이, 각 셀에서의 발광 강도는 쌍을 이루는 서스테인 전극(93, 94)의 배열 사이인 면 방전 갭(방전 슬릿이라고 호칭됨)(S1)의 중앙에서 가장 크고, 면 방전 갭(S1)으로부터 열 방향으로 멀어짐에 따라서 작아진다. 종래에는 광에 의한 발광 강도의 저하를 최소한으로 하기 위해서, 금속막(932, 942)이 투명 도전막(931, 941)에서의 면 방전 갭(S1)으로부터 먼 측(역슬릿(S2)에 가까운 측)의 가장자리부에 치우치도록 배치되어 있었다.
그런데, PDP의 과제 중 하나로 구동 전압의 저감이 있다. 소비 전력, 열 설계, 구동계의 소형 경량화 등의 면에서 보다 낮은 전압으로 구동 가능한 패널 구조가 바람직하다.
그러나, 한편으로 화면의 고정세화가 진행되고 있고, 셀 사이즈가 축소되는 경향이 있다. 셀 사이즈가 작아지면 하전 입자의 이동이 억제되므로 방전 개시 전압이 상승한다.
종래의 서스테인 전극 구조에서는 금속막(932, 942)에 의한 광은 최소한으로 될 수 있지만, 셀 사이즈의 축소에 따라 발광 효율(휘도/소비 전력)이 저하하는 문제가 있었다.
본 발명은 발광 효율의 저하를 피하면서 방전 개시 전압을 저감하고, 구동계의 부담을 경감하는 것을 목적으로 하고 있다. 다른 목적은 장기에 걸친 동작의 안정을 실현하는데 있다.
도 1은 본 발명의 PDP의 내부 구조를 나타내는 사시도.
도 2는 PDP의 전극 매트릭스의 개략도.
도 3은 PDP의 요부 단면도.
도 4는 서스테인 전극쌍 구성을 나타내는 도면.
도 5는 금속막의 배치 위치와 방전 개시 전압과의 관계를 나타내는 그래프.
도 6은 금속막(x2)의 위치와 휘도와의 관계를 나타내는 그래프.
도 7은 구동 시퀀스를 나타내는 전압 파형도.
도 8은 다이나믹 구동의 동작 마진을 나타내는 도면.
도 9는 서스테인 전극쌍의 다른 예를 나타내는 도면.
도 10은 종래의 PDP의 내부 구조를 나타내는 요부 단면도.
도 11은 종래의 서스테인 전극의 배열 방향에서의 발광 강도 분포의 모식도.
(부호의 설명)
1 PDP(AC형 플라즈마 디스플레이 패널) 30 방전 공간
A 어드레스 전극(제 3 전극) S1 면방전 슬릿 갭(방전 갭)
Wx1, Wy1 투명 도전막의 폭 Wx2, Wy2 금속막의 폭
X 서스테인 전극(제 1 전극) x1 투명 도전막
x2 금속막 Y 서스테인 전극(제 2 전극)
y1 투명 도전막 y2 금속막
상술한 목적을 달성하기 위해서, 투명 도전막과 함께 면 방전을 위한 전극을 구성하는 금속막을 종래보다도 면 방전 갭에 가깝게 한다. 금속막이 면 방전 갭에 가까울수록 면 방전의 개시 전압은 낮아진다. 반면, 셀 중의 보다 발광 휘도가 큰부분이 광범위로 되므로, 표시의 휘도가 저하한다. 따라서, 금속막을 면 방전 갭에 가깝게 해서 충분한 전압 저하의 효과가 얻어지는 범위 내에서 가장 면 방전 갭으로부터 먼 위치에 배치한다. 여러 가지 셀 사이즈에 대한 실험에 의해 충분한 전압 저하의 효과가 얻어지는 배치 위치는 금속막의 폭 방향의 중앙이 투명 도전막에서의 폭 방향의 중앙보다도 면 방전 갭에 가까운 위치인 것이 확인되었다. 이 위치에 배치한 경우에 금속막과 투명 도전막 사이에서, 면 방전 갭으로부터 먼 측의 가장자리부 끼리의 거리보다도 방전 갭에 가까운 측의 가장자리부 끼리의 거리가 작아진다.
면 방전에 관련한 한 쌍의 전극의 어느 쪽 금속막을 면 방전 갭에 가깝게 하여도 방전 개시 전압은 낮아진다. 양쪽 전극의 금속막을 각각 면 방전 갭에 가깝게 하여도 방전 개시 전압이 낮아진다. 단, 어드레싱에 사용하는 전극의 금속막을 면 방전 갭에 가깝게 해서 배치하면, 유전체층의 보호막의 경년 변화가 생겼을 때에 어드레싱이 불안정해지기 쉽다. 장기에 걸친 어드레싱의 안정화 면에서는 어드레싱에 사용하지 않는 전극에서만 금속막을 면 방전 갭에 가깝게 해서 배치하는 것이 바람직하다.
청구항 1의 발명의 PDP는, 매트릭스 표시의 각 단위 발광 영역에서 행 방향으로 뻗고 또한 전극 갭을 두어서 열 방향으로 정렬한 제 1 및 제 2 전극과, 열 방향으로 뻗는 제 3 전극이 교차하고, 상기 제 1 및 제 2 전극으로 표시 방전 셀이 구성되고, 상기 제 2 전극과 상기 제 3 전극으로 어드레스 방전 셀이 구성되는 구조의 AC형 플라즈마 표시 패널에 있어서,
상기 제 1 및 제 2 전극은 모두 띠 형상의 투명 도전막과 상기 투명 도전막보다도 폭이 좁은 띠 형상의 금속막의 적층체이고,
상기 제 1 전극의 금속막은 이것과 서로 겹치는 상기 투명 도전막에서의 방전 갭으로부터 먼 측의 가장자리부와의 거리보다도 상기 방전 갭에 가까운 측의 가장자리부와의 거리가 작아지도록 배치된 것이다.
청구항 2의 발명의 PDP는, 제 2 전극의 금속막이 이것과 서로 겹치는 투명 도전막에서의 방전 갭으로부터 먼 측의 가장자리부와의 거리가 방전 갭에 가까운 측의 가장자리부와의 거리 이하가 되도록 배치된 것이다.
청구항 3의 발명의 PDP에서는, 제 1 전극의 투명 도전막의 폭과 제 2 전극의 상기 투명 도전막의 폭이 같다.
청구항 5의 발명의 PDP에서는, 제 2 전극의 투명 도전막의 폭이 제 1 전극의 투명 도전막의 폭보다 좁다.
청구항 6의 발명의 PDP는, 방전 갭에 의해 분리된 제 1 및 제 2 전극을 구비하고, 상기 제 2 전극이 어드레스 방전에 사용되는 AC형 플라즈마 표시 패널에 있어서, 상기 전극들은 각각,
상기 방전 갭에 반대인 제 1 측과 상기 방전 갭에 가까운 제 2 측을 갖는 투명 도전막, 및 상기 투명 도전막 상에 각각 형성되고 상기 방전 갭과 반대인 제 3 측과 상기 방전 갭에 가까운 제 4 측을 갖는 금속막을 포함하고,
상기 제 2 측과 상기 제 4 측간의 제 1 거리가 상기 제 1 측과 상기 제 3 측간의 제 2 거리보다 작도록 상기 금속막이 상기 제 1 전극의 투명 도전막 상에 형성된 것이다.
(발명의 실시예)
도 1은 본 발명의 PDP(1)의 내부 구조를 나타내는 사시도이다. 도 2는 PDP(1)의 전극 매트릭스의 개략도이고, 방전 공간(30)에서 본 전극 배열을 모식적으로 나타내고 있다.
도 1의 PDP(1)은 풀 컬러 표시가 가능한 면 방전 형식의 AC형 PDP이고, 형광체의 배치 형태에 의한 분류 면에서 반사형이라고 호칭되고 있다.
PDP(1)에서는 전면측의 유리 기판(11)의 내면에 서스테인 전극(X, Y)이 배열되어 있다. 이들 서스테인 전극(X, Y)을 방전 공간(30)에 대해서 피복하도록 저융점 유리로 된 두께 30㎛ 정도의 유전체층(17)이 표시 영역의 전역에 형성되어 있다. 유전체층(17)의 표면에는 보호막(18)으로서 두께 수 천 옹스트롬의 산화 마그네슘막이 형성되어 있다. 유전체층(17) 및 보호막(18)은 모두 투광성을 갖고 있다. 한편, 배면측의 유리기판(21)의 내면에는 서스테인 전극(X, Y)과 직교하여 어드레스 전극(제 3 전극)(A)이 배열되어 있다. 어드레스 전극(A)은 하지층(22) 상에 설치되고, 두께 10㎛ 정도의 유전체층(24)으로 피복되어 있다. 유전체층(24) 상에는 높이 150㎛의 평면에서 볼 때 직선 띠 형상의 격벽(29)이 각 어드레스 전극 (A) 사이에 1개씩 설치되어 있다. 이들 격벽(29)에 의해서 방전 공간(30)이 라인 방향으로 서브 픽셀(단위 발광 영역)마다 구획되고, 또한 방전 공간(30) 사이의 치수가 규정되어 있다. 격벽은 방전 광의 반사성을 높이는 목적으로 백색 안료를 혼합한 백색 유리로 형성하는 것이 바람직하고, 또 그 정상 부분을 흑색 유리로 덮어서 콘트라스트를 높이는 것이 바람직하다. 그리고, 어드레스 전극(A)의 상부를 포함해서 유전체층(24)의 표면 및 격벽(29)의 측면을 피복하여 컬러 표시를 위한 R, G, B의 3색의 형광체층(28R, 28G, 28B)(이하, 특별히 색을 구별할 필요가 없을 때에는 형광체층(28)이라 기술함)이 형성되어 있다. 방전 공간(30)에는 주성분인 네온에 크세논을 혼합한 방전 가스가 봉입되어 있다. 봉입 압력은 약 500Torr이다.
PDP(1)에서 표시의 1화소(픽셀)는 각각 라인(L)이 인접하는 3개의 서브 픽셀(단위 발광 영역)로 구성된다. 각 열 내의 각 라인의 발광색은 동일하다. 또한, PDP(1)에서는 매트릭스 표시의 열방향(서스테인 전극(X, Y)의 배열 방향)으로 방전 공간(30)을 구획하는 격벽은 존재하지 않는다. 그 때문에, 인접하는 라인(L)끼리의 전극 사이(역슬릿)는 면 방전 갭(예를 들어, 80∼140㎛)보다 큰 값(예를 들어, 400∼500㎛)으로 선정되어 있다. 이 역슬릿은 어두운 색의 막을 배치해서 비점등 시에 형광체 재료의 백색이 보이지 않게 하는 것이 바람직하다.
표시 매트릭스의 개개의 라인(L)에는 한 쌍의 서스테인 전극(X, Y)이 대응하고, 한 열에는 1개의 어드레스 전극(A)이 대응한다. 그리고, 3열이 1픽셀에 대응한다. 도 2에서 사선이 붙여진 틀 형상의 영역(a31)은 유리 기판(11, 21)의 접합 영역이다. 모든 서스테인 전극(X)은 유리 기판(11)에서의 수평 방향의 한쪽 가장자리부까지 도출되고, 모든 서스테인 전극(Y)은 다른 쪽 가장자리부까지 도출되어 있다. 서스테인 전극(X)은 구동 회로의 간단화를 위해서 공통 단자(Xt)와 일체화되어 전기적으로 공통화되어 있다. 서스테인 전극(Y)은 라인 순차의 어드레싱을 가능하게 하기 위해서 1라인씩 독립한 개별 전극으로 되고, 개별적으로 개별 단자(Yt)와 일체화되어 있다. 또, 어드레스 전극(A)은 유리기판(21)에서의 수직 방향의 가장자리부의 개별 단자(At)와 일체화되어 있다. 접합 영역(a31)의 내측에서 서스테인 전극군과 어드레스 전극군이 교차하는 영역이 화면 영역(a1)(스크린)이다. 화면 영역(a1)과 접합 영역(a31) 사이의 비표시 영역(a2)에는 방전 가스를 봉입하기 위한 관통 구멍(210)이 형성되어 있다.
도 3은 PDP(1)의 요부 단면도이고, 도 4는 서스테인 전극쌍의 구성을 나타내는 도면이고, 도 5는 금속막(x2)의 배치 위치와 방전 개시 전압의 관계를 나타내는 그래프이며, 도 6은 금속막(x2)의 배치 위치와 휘도와의 관계를 나타내는 그래프이다.
서스테인 전극(X)은 띠 형상으로 패터닝된 투명 도전막(x1)과, 이것 보다 폭이 좁은 띠 형상으로 패터닝된 금속막(x2)(버스 전극)으로 구성된 적층 구조의 복합 전극이다. 마찬가지로, 서스테인 전극(Y)도 띠 형상의 투명 도전막(y1)과 이것보다 폭이 좁은 띠 형상의 금속막(y2)이 일체화한 적층체이다. 투명 도전막(x1, y1)의 재질은 ITO이다. 금속막(x2, y2)은 모두 크롬/구리/크롬의 3층 구조의 비투광성막이고, 서스테인 전극(X, Y)의 라인 저항을 저감하기 위한 보조 도체로서 투명 도전막(x1, y1) 상에 배치되어 있다. 표 1에 화면 사이즈가 42 인치(라인 길이는 약 960mm)인 경우의 서스테인 전극(X, Y)의 각부의 실용 치수 범위를 나타낸다.
여기서, 구조상의 중요한 특징은 한 쌍의 서스테인 전극(X, Y) 중에서 어드레스 전극(A)간의 사이에서의 어드레스 방전에 관련된 한쪽의 서스테인 전극(Y)의 금속막(y2)이 종래와 마찬가지로 면 방전 갭(S1)으로부터 멀리 떨어져 배치되어 있음에 반하여, 다른 쪽 서스테인 전극(X)의 금속막(x2)은 그 폭 방향의 중심(C2)이 투명 도전막(x1)의 폭 방향의 중심(C1)보다 면 방전 갭(S1)에 가깝게 배치되어 있는 점에 있다. 즉, 투명 도전막(x1)의 면 방전 갭(S1)에 가까운 측의 가장자리부와 금속막(x2)과의 거리(d2)는 투명 도전막(x1)의 면 방전 갭(S1)으로부터 먼 측의 가장자리부와 금속막(x2)과의 거리(d1)보다 작다 (d2＜d1).
이와 같이, 금속막(x2)을 배치하는 이유는 다음과 같다. 도 5에 나타낸 바와 같이, 투명 도전막(x1)에 대한 금속막(x2)의 위치를 표시하는 거리(d2)와 거리 (d1)와의 차 Δd(=d2-d1)가 작아짐에 따라서 방전 개시 전압(Vf)이 낮아진다. 그러나, 도 6에 나타낸 바와 같이, 금속막(x2)을 발광 중심측에 치우치게 하기 때문에 휘도가 저하한다. 따라서, 적어도 휘도의 저하와 걸맞을 정도의 저전압화의 효과가 얻어지도록 금속막(x2)을 배치할 필요가 있다. 상술한 조건을 만족시키는 서스테인 전극 구조를 채용함으로써, 발광 효율을 높일 수가 있게 된다.
또한, 서스테인 전극(Y)의 금속막(y2)을 면 방전 갭(S1)에 가깝게 하지 않음으로써, 경년 변화로서의 방전 스퍼터링에 의한 보호막(18)의 막 두께 감소가 어드레싱에 크게 영향을 주지 않으면서 장기에 걸친 동작의 안정을 실현할 수가 있다. 즉, 어드레싱 시의 대향 방전은 배면측에 돌출한 금속막(y2)과 어드레스 전극(A) 사이에 일어나므로, 금속막(y2)을 덮는 부분의 보호막(18)의 상태가 방전의 발생 여부를 좌우한다. 보호막(18)의 막 두께 감소는 특히 면 방전 갭(S1)의 근방에서 현저하므로, 금속막(y2)을 면 방전 갭(S1)에 가깝게 배치하면 누적 사용 시간이 길어지고, 이에 따라서 어드레싱 시의 방전 미스가 일어나기 쉬어진다. 면 방전은 비교적 광범위하게 전개되므로, 국부적인 보호막(18)의 열화의 영향을 받기 어렵다.
본 실시예에서는 각 셀의 열 방향의 중앙이 발광 중심이 되고, 라인(L)이 같은 간격으로 정렬하도록 투명 도전막(x1)의 폭(Wx1)과 투명 도전막(y1)의 폭(Wy1)이 동일한 값으로 선정되어 있다. 금속막(x2)의 폭(Wx2) 및 금속막(y2)의 폭(Wy2)도 동일하지만, 이것들을 개별적로 선정하여도 좋다.
이상의 구성의 PDP(1)는 도시하지 않은 구동 유닛과 접속한 상태에서, 벽걸이식 텔레비전 수상기 등의 표시 디바이스로서 사용된다. 그 때, PDP(1)은 플렉시블 배선판 등을 통해서 구동 유닛과 전기적으로 접속된다.
도 7은 구동 시퀀스를 나타내는 전압 파형도이다.
PDP(1)에 의한 표시에서는 표시 방전 셀의 발광의 2차 제어에 의해서 계조 재현을 행하기 위해서 외부로부터의 입력 화상인 시계열의 각 프레임(F)을, 예를 들어 6개의 서브프레임(sf1, sf2, sf3, sf4, sf5, sf6)으로 분할한다. 각 서브프레임(sf1∼sf6)에서의 휘도의 상대 비율이 1: 2: 4: 8: 16: 32가 되도록 웨이팅을 해서 각 서브프레임(sf1∼sf6)의 발광 회수를 설정한다. 서브프레임 단위의 발광의 유무의 조합으로 RGB 각 색마다 레벨「0」∼「63」의 64 단계의 휘도 설정을 행할 수가 있으므로, 표시 가능한 색의 수는 643이 된다. 또한, 서브프레임(sf1∼ sf6)을 휘도의 웨이트 순으로 표시할 필요는 없다. 예를 들어, 웨이트가 큰 서브프레임(sf6)을 표시 기간의 중간에 배치하는 등의 최적화를 행할 수가 있다.
각 서브프레임(sf1∼sf6)에 대해서 리셋 기간(TR), 어드레스 기간(TA) 및 서스테인 기간(TS)을 할당한다. 리셋 기간(TR) 및 어드레스 기간(TA)의 길이는 휘도의 웨이트에 관계없이 일정하지만, 서스테인 기간(TS)의 길이는 휘도의 웨이트가 커질수록 길어진다. 따라서, 각 서브프레임(sf1∼sf6)의 표시 기간의 길이는 서로 다르다.
리셋 기간(TR)은 그 이전의 점등 상태의 영향을 막기 위해서 화면 전체의 벽전하의 소거(초기화)를 행하는 기간이다. 모든 라인(라인 수는 n)의 서스테인 전극(X)에 파고치가 면 방전 개시 전압을 넘는 양(正)극성의 리셋 펄스(Pw)를 인가하고, 동시에 배면측의 대전과 이온 충격을 막기 위해서 모든 어드레스 전극(A)에 양극성의 펄스를 인가한다. 리셋 펄스(Pw)의 상승에 호응해서 모든 라인에서 강한 면 방전이 발생하고, 샐 내에 다량의 벽전하가 발생한다. 벽전압과 인가 전압과의 상쇄에 의해서 실효 전압이 떨어진다. 리셋 펄스(Pw)가 내려가면 벽전압이 그대로 실효 전압이 되어서 자기 방전이 발생하고, 모든 표시 방전 셀 및 어드레스 방전셀에서 대부분의 벽전하가 소실되고, 화면 전체가 한결같이 비대전 상태로 된다.
어드레스 기간(TA)은 어드레싱(점등/비점등의 설정)을 행하는 기간이다. 서스테인 전극(X)을 접지 전위에 대해서 양의 전위로 바이어스하고, 모든 서스테인 전극(Y)을 음의 전위로 바이어스한다. 이 상태에서 선두의 라인으로부터 1라인씩 차례로 각 라인을 선택하고, 해당하는 서스테인 전극(Y)에 음극성의 스캔 펄스(Py)를 인가한다. 라인의 선택과 동시에, 점등해야할 표시 방전 셀에 대응한 어드레스 전극(A)에 대해서 양극성의 어드레스 펄스(Pa)를 인가한다. 선택된 라인에서 어드레스 펄스(Pa)가 인가된 어드레스 방전 셀에서는 서스테인 전극(Y)과 어드레스 전극(A) 사이에서 대향 방전이 일어나고, 그것이 가까운 표시 방전 셀에 벽전하를 형성해서 상기 표시 방전 셀의 면 방전으로 이행한다. 이들 일련의 방전이 어드레스 방전이다. 서스테인 전극(X)이 어드레스 펄스(Pa)와 동일한 극성의 전위에 바이어스되어 있으므로, 그 바이어스로 어드레스 펄스(Pa)가 소거되어, 서스테인 전극(X)과 어드레스 전극(A) 사이에서는 방전이 일어나지 않는다.
서스테인 기간(TS)은 계조 레벨에 따른 휘도를 확보하기 위해서, 설정된 점등 상태를 유지하는 기간이다. 불필요한 방전을 방지하기 위해 모든 어드레스 전극(A)을 양극성의 전위로 바이어스하고, 최초로 모든 서스테인 전극(Y)에 양극성의 서스테인 펄스(Ps)를 인가한다. 그 후에, 서스테인 전극(X)과 서스테인 전극(Y)에 대해서 번갈아 서스테인 펄스(Ps)를 인가한다. 서스테인 펄스(Ps)의 인가시 마다 어드레스 기간(TA)에 벽전하가 축적된 표시 방전 셀에서 면 방전이 발생한다. 서스테인 펄스(Ps)의 인가 주기는 일정하고, 휘도의 웨이트에 따라서 설정된 갯수의서스테인 펄스(Ps)가 인가된다.
도 8은 다이나믹 구동의 동작 마진을 나타내는 도면이다. 도면 중의 실선은 서스테인 전극(X)의 금속막을 내측으로 치우치게 한 본 발명의 전극 구조의 특성을 나타내고 있다. 검은 원(●)은 하한 스캔 전압(Vymin)과 서스테인 전압(Vs)과의 관계를, 흰 원(○)은 상한 스캔 전압(Vymax)과 서스테인 전압(Vs)의 관계를 나타내고 있다. 또, 도면 중의 파선은 각 서스테인 전극(X, Y)의 금속막을 외측으로 치우치게 한 종래의 전극 구조의 특성을 나타내고 있다. 도 8의 측정에는 고정밀한 표시용의 25인치 사이즈의 PDP를 사용하였다. 그 전극의 치수 조건은 표 2와 같다.
도면으로부터 명백한 바와 같이, 본 발명의 전극 구조에 의하면 종래 구조에 비해서 보다 낮은 서스테인 전압(Vs)으로 안정한 구동을 행할 수가 있다.
도 9는 서스테인 전극쌍의 구성의 다른 예를 나타내는 도면이다.
도 9에서는 투명 도전막(y1)의 폭(Wy1)이 투명 도전막(x1)의 폭(Wx1)(예를 들어, 95㎛)에 비해서 작은 값(예를 들어, 80㎛)으로 선정되어 있다. 금속막(x2)의 폭(Wx2) 및 금속막(y2)의 폭(Wy2)은 동일하지만, 이들을 개별적으로 선정하여도 좋다. 폭(Wx1)을 작게 함으로써, 금속막(y2)이 면 방전 갭(S1)에 가까워진다. 이 때문에 어드레싱의 동작 마진이 넓어진다.
이상의 설명에서 예시한 PDP는 서스테인 전극쌍의 한쪽의 금속막(x2)을 면 방전 갭(S1)에 가깝게 한 구조의 것이지만, 양쪽의 금속막(x2, y2)을 면 방전 갭 (S1)에 가깝게 하여도 좋다.
본 발명에 의하면, 발광 효율의 저하를 피하면서 방전 개시 전압을 저감하여, 구동계의 부담을 경감할 수가 있다.
본 발명에 의하면, 장기에 걸친 동작의 안정을 실현할 수가 있다.

Claims (5)

  1. 매트릭스 표시의 각 단위 발광 영역에서 행 방향으로 뻗고 또한 전극 갭을 두어서 열 방향으로 정렬한 제 1 및 제 2 전극과, 열 방향으로 뻗는 제 3 전극이 교차하고, 상기 제 1 및 제 2 전극으로 표시 방전 셀이 구성되고, 상기 제 2 전극과 상기 제 3 전극으로 어드레스 방전 셀이 구성되는 구조의 AC형 플라즈마 표시 패널에 있어서,
    상기 제 1 및 제 2 전극은 모두 띠 형상의 투명 도전막과 상기 투명 도전막보다도 폭이 좁은 띠 형상의 금속막의 적층체이고,
    상기 제 1 전극의 금속막은 이것과 서로 겹치는 상기 투명 도전막에서의 방전 갭으로부터 먼 측의 가장자리부와의 거리보다도 상기 방전 갭에 가까운 측의 가장자리부와의 거리가 작아지도록 배치되어 있는
    것을 특징으로 하는 AC형 플라즈마 표시 패널.
  2. 제 1항에 있어서, 상기 제 2 전극의 금속막은 그것과 서로 겹치는 상기 투명 도전막에서의 방전 갭으로부터 먼 측의 가장자리부와의 거리가 상기 방전 갭에 가까운 측의 가장자리부와의 거리 이하가 되도록 배치되어 있는 것을 특징으로 하는 AC형 플라즈마 표시 패널.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 전극의 투명 도전막의 폭과 상기제 2 전극의 투명 도전막의 폭이 같은 것을 특징으로 하는 AC형 플라즈마 표시 패널.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 제 2 전극의 투명 도전막의 폭이 상기 제 1 전극의 투명 도전막의 폭보다 좁은 것을 특징으로 하는 AC형 플라즈마 표시 패널.
  5. 방전 갭에 의해 분리된 제 1 및 제 2 전극을 구비하고, 상기 제 2 전극이 어드레스 방전에 사용되는 AC형 플라즈마 표시 패널에 있어서, 상기 전극들은 각각,
    상기 방전 갭에 반대인 제 1 측과 상기 방전 갭에 가까운 제 2 측을 갖는 투명 도전막, 및 상기 투명 도전막 상에 각각 형성되고 상기 방전 갭과 반대인 제 3 측과 상기 방전 갭에 가까운 제 4 측을 갖는 금속막을 포함하고,
    상기 제 2 측과 상기 제 4 측간의 제 1 거리가 상기 제 1 측과 상기 제 3 측간의 제 2 거리보다 작도록 상기 금속막이 상기 제 1 전극의 투명 도전막 상에 형성되는
    것을 특징으로 하는 AC형 플라즈마 표시 패널.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3156677B2 (ja) * 1998-09-14 2001-04-16 日本電気株式会社 プラズマディスプレイパネル
US6424095B1 (en) * 1998-12-11 2002-07-23 Matsushita Electric Industrial Co., Ltd. AC plasma display panel
JP2000285814A (ja) * 1999-03-31 2000-10-13 Matsushita Electric Ind Co Ltd Ａｃ型プラズマディスプレイパネル
US6680573B1 (en) 1999-07-26 2004-01-20 Lg Electronics Inc. Plasma display panel with improved illuminance
KR100577162B1 (ko) * 1999-08-11 2006-05-09 엘지전자 주식회사 플라즈마 표시소자 및 그 구동 방법
KR100640164B1 (ko) * 1999-11-26 2006-10-31 오리온피디피주식회사 플라즈마 디스플레이 패널의 전극
US7133005B2 (en) * 2000-07-05 2006-11-07 Lg Electronics Inc. Plasma display panel and method and apparatus for driving the same
JP2002298742A (ja) 2001-04-03 2002-10-11 Nec Corp プラズマディスプレイパネル、その製造方法及びプラズマ表示装置
CN1300820C (zh) * 2001-09-27 2007-02-14 友达光电股份有限公司 等离子体显示面板结构
US6777861B2 (en) * 2002-03-29 2004-08-17 Sony Corporation Color selector for emissive image display apparatus
US6861792B2 (en) * 2002-03-29 2005-03-01 Sony Corporation Color separator for emissive display
US6947198B2 (en) * 2002-03-29 2005-09-20 Sony Corporation Emissive image display apparatus
US20030184531A1 (en) * 2002-03-29 2003-10-02 Sony Corporation GLV engine for image display
US6788354B2 (en) 2002-04-01 2004-09-07 Sony Corporation Method for making color separator for emissive display
JP4151756B2 (ja) * 2002-05-30 2008-09-17 株式会社日立プラズマパテントライセンシング プラズマ表示装置
JP2004079524A (ja) 2002-08-02 2004-03-11 Nec Corp プラズマディスプレイパネル
US20050093445A1 (en) * 2003-11-05 2005-05-05 Lg Electronics Inc. Plasma display panel
KR100542204B1 (ko) * 2004-06-30 2006-01-10 삼성에스디아이 주식회사 플라즈마 디스플레이 패널
EP1758143A3 (en) * 2005-08-23 2009-08-26 Advanced PDP Development Center Corporation Plasma display panel

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3778223B2 (ja) * 1995-05-26 2006-05-24 株式会社日立プラズマパテントライセンシング プラズマディスプレイパネル
JP3163563B2 (ja) * 1995-08-25 2001-05-08 富士通株式会社 面放電型プラズマ・ディスプレイ・パネル及びその製造方法
US5909083A (en) * 1996-02-16 1999-06-01 Dai Nippon Printing Co., Ltd. Process for producing plasma display panel
JP3688055B2 (ja) * 1996-04-03 2005-08-24 富士通株式会社 面放電型ｐｄｐ
JP3209925B2 (ja) * 1996-07-11 2001-09-17 富士通株式会社 プラズマディスプレイパネル及びその隔壁形成方法
JPH1049072A (ja) * 1996-08-06 1998-02-20 Hitachi Ltd ガス放電型表示装置とその製造方法

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Publication number Publication date
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KR19990023139A (ko) 1999-03-25
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JPH1167100A (ja) 1999-03-09

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