KR100346070B1 - Method for fabricating TFT having DFFSET region - Google Patents
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Abstract
본 발명은 추가의 마스크공정없이 게이트 전극의 테이퍼각을 이용하여 오프셋 영역을 형성할 수 있는 오프셋영역을 갖는 박막 트랜지스터의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a thin film transistor having an offset region capable of forming an offset region using a taper angle of a gate electrode without an additional mask process.
본 발명의 박막 트랜지스터의 제조방법은 절연기판상에 폴리실리콘막을 형성하는 단계와; 폴리실리콘막을 포함한 기판상에 게이트 절연막, 게이트 전극물질 및 게이트 캡핑층을 순차적으로 형성하는 단계와; 마스크를 이용하여 상기 게이트 캡핑층을 패터닝하는 단계와; 상기 마스크를 이용하여 게이트 전극물질을 식각하여 작은 테이퍼각을 갖는 게이트 전극을 형성하는 단계와; 상기 게이트전극을 이용하여 소정의 도전형을 갖는 고농도 불순물을 상기 폴리실리콘막으로 이온주입하여 소오스/드레인 영역을 형성하는 단계와; 상기 게이트 캡핑층을 마스크로 하여 상기 작은 테이퍼각을 갖는 게이트 전극을 식각하여 큰 테이퍼각을 갖는 게이트 전극을 형성함과 동시에 폴리실리콘막에 오프셋영역을 형성하는 단계를 포함하는 것을 특징으로 한다.A method of manufacturing a thin film transistor of the present invention includes the steps of forming a polysilicon film on an insulating substrate; Sequentially forming a gate insulating film, a gate electrode material, and a gate capping layer on a substrate including a polysilicon film; Patterning the gate capping layer using a mask; Etching the gate electrode material using the mask to form a gate electrode having a small taper angle; Forming a source / drain region by ion implanting a highly conductive impurity having a predetermined conductivity type into the polysilicon layer using the gate electrode; And etching the gate electrode having the small taper angle using the gate capping layer as a mask to form a gate electrode having a large taper angle, and simultaneously forming an offset region in the polysilicon film.
Description
본 발명은 오프셋구조를 갖는 박막 트랜지스터에 관한 것으로서, 보다 구체적으로는 추가의 마스크공정없이 게이트 전극의 테이퍼각을 이용하여 오프셋구조를 형성할 수 있는 박막 트랜지스터의 제조방법에 관한 것이다.The present invention relates to a thin film transistor having an offset structure, and more particularly, to a method of manufacturing a thin film transistor capable of forming an offset structure using a taper angle of a gate electrode without an additional mask process.
통상적으로 능동표시소자를 제작함에 있어서, 스위칭소자로서 사용되는 폴리실리콘 박막 트랜지스터의 오프상태에서의 누설전류를 방지하는 것이 가장 근본적인 문제이다. 폴리실리콘 박막 트랜지스터에 있어서 오프상태에서의 누설전류는 능동표시소자의 스위칭소자로서의 신뢰성 및 표시특성의 저하를 초래한다.Generally, in fabricating an active display device, it is a fundamental problem to prevent leakage current in an off state of a polysilicon thin film transistor used as a switching device. In the polysilicon thin film transistor, the leakage current in the off state causes a decrease in the reliability and display characteristics of the active display device as a switching device.
이러한 누설전류를 방지하기 위한 수단으로서 LDD(Lightly Doped Drain) 구조 또는 오프셋(off-set)구조가 이용되고 있다. 종래의 오프셋구조 또는 LDD 구조의 박막 트랜지스터를 형성하는 방법으로는, 박막 트랜지스터의 게이트전극을 양극산화하여 형성하거나, 추가의 마스크공정을 이용하여 형성하는 방법이 있다.As a means for preventing such leakage current, an LDD (Lightly Doped Drain) structure or an offset (off-set) structure is used. As a conventional method of forming a thin film transistor having an offset structure or an LDD structure, there is a method of forming the gate electrode of the thin film transistor by anodizing or by using an additional mask process.
도 1을 참조하여 양극산화를 이용한 종래의 오프셋구조를 갖는 박막 트랜지스터의 제조방법을 설명하면 다음과 같다.Referring to Figure 1 will be described a method of manufacturing a thin film transistor having a conventional offset structure using anodization as follows.
먼저, 절연기판(11)상에 버퍼층으로서 절연막(12)을 형성하고, 그 위에 폴리실리콘막(13)을 형성한다. 사진식각공정을 수행하여 상기 폴리실리콘막(13)을 패터닝한 다음 게이트 절연막(14)을 형성한다.First, an insulating film 12 is formed on the insulating substrate 11 as a buffer layer, and a polysilicon film 13 is formed thereon. The polysilicon layer 13 is patterned by performing a photolithography process to form a gate insulating layer 14.
게이트 절연막(14)상에 게이트 전극물질, 예를 들면 양극산화가 가능한 금속물질을 형성한 다음 사진식각공정을 수행하여 게이트전극(15)을 형성한다.A gate electrode material, for example, a metal material capable of anodizing, is formed on the gate insulating layer 14, and then the gate electrode 15 is formed by performing a photolithography process.
이어서, 게이트 전극(15)을 양극산화하여 양극산화막(16)을 형성한 다음, 소정의 도전형을 갖는 고농도, 예를 들면 P형 또는 N형 고농도 불순물을 폴리실리콘막(13)으로 이온주입하여 고농도 소오스/드레인 영역(17)을 형성한다.Subsequently, the anodic oxide film 16 is formed by anodizing the gate electrode 15, and then ion implantation into the polysilicon film 13 is carried out with a high concentration of a predetermined conductivity type, for example, P-type or N-type high concentration impurities. High concentration source / drain regions 17 are formed.
이로써 양극산화막(16) 하부의 폴리실리콘막(13)에 불순물이 주입되지 않은 오프셋영역(18)이 형성된 박막 트랜지스터를 제조한다.As a result, a thin film transistor in which an offset region 18 in which impurities are not injected is formed in the polysilicon layer 13 under the anodization layer 16 is manufactured.
그러나, 상기한 오프셋구조를 갖는 박막 트랜지스터의 제조방법은 오프셋 구조를 형성하기 위하여 새로운 설비의 투자가 불가피하므로, 전체적인 비용을 증가시킴과 동시에 공정이 복잡해지는 문제점이 있었다.However, in the method of manufacturing the thin film transistor having the offset structure, investment of new equipment is inevitable in order to form the offset structure, thereby increasing the overall cost and the complexity of the process.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 추가의 설비 투자없이 게이트전극의 테이퍼각을 이용하여 오프셋 구조를 형성하여 공정을 단순화할 수 있는 박막 트랜지스터의 제조방법을 제공하는 데 그 목적이 있다.An object of the present invention is to provide a method for manufacturing a thin film transistor that can simplify the process by forming an offset structure using the taper angle of the gate electrode without additional equipment investment in order to solve the problems of the prior art. There is this.
도 1은 종래의 양극산화를 이용한 오프셋영역을 구비한 박막 트랜지스터의 단면도,1 is a cross-sectional view of a thin film transistor having an offset region using conventional anodization,
도 2a 내지 도 2c는 본 발명의 실시예에 따른 오프셋영역을 구비한 박막 트랜지스터의 제조공정도,2A to 2C are manufacturing process diagrams of a thin film transistor having an offset region according to an embodiment of the present invention;
도 3는 본 발명의 박막 트랜지스터의 제조방법에 있어서, 금속 게이트전극의 테이퍼각에 따른 오프셋영역의 폭의 변화를 설명하기 위한 도면,3 is a view for explaining a change in width of an offset region according to a taper angle of a metal gate electrode in the method of manufacturing a thin film transistor according to the present invention;
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
21 : 절연기판 22 : 버퍼층21: insulating substrate 22: buffer layer
23; 폴리실리콘막 24 : 게이트 절연막23; Polysilicon film 24: gate insulating film
25 : 작은 테이터각을 갖는 게이트 전극25: gate electrode having a small data angle
26 : 게이트 캡핑층 27 : 감광막26 gate capping layer 27 photosensitive film
28 : 고농도 소오스/드레인 영역28: high concentration source / drain regions
29 : 큰 테이터각을 갖는 게이트 전극29: gate electrode having a large data angle
30 : 오프셋영역30: offset area
상기한 본 발명의 목적을 달성하기 위하여 본 발명의 오프셋 구조를 갖는 박막 트랜지스터의 제조방법은 절연기판상에 폴리실리콘막을 형성하는 단계와; 폴리실리콘막을 포함한 기판상에 게이트 절연막, 게이트 전극물질 및 게이트 캡핑층을 순차적으로 형성하는 단계와; 마스크를 이용하여 상기 게이트 캡핑층을 패터닝하는 단계와; 상기 마스크를 이용하여 게이트 전극물질을 식각하여 작은 테이퍼각을 갖는 게이트 전극을 형성하는 단계와; 상기 게이트 전극을 이용하여 소정의 도전형을 갖는 고농도 불순물을 상기 폴리실리콘막으로 이온주입하여 소오스/드레인 영역을형성하는 단계와; 상기 게이트 캡핑층을 마스크로 하여 상기 작은 테이퍼각을 갖는 게이트 전극을 식각하여 큰 테이퍼각을 갖는 게이트 전극을 형성함과 동시에 폴리실리콘막에 오프셋영역을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object of the present invention, a method of manufacturing a thin film transistor having an offset structure of the present invention includes the steps of forming a polysilicon film on an insulating substrate; Sequentially forming a gate insulating film, a gate electrode material, and a gate capping layer on a substrate including a polysilicon film; Patterning the gate capping layer using a mask; Etching the gate electrode material using the mask to form a gate electrode having a small taper angle; Forming a source / drain region by ion implanting a high concentration of impurities having a predetermined conductivity type into the polysilicon layer using the gate electrode; And etching the gate electrode having the small taper angle using the gate capping layer as a mask to form a gate electrode having a large taper angle, and simultaneously forming an offset region in the polysilicon film.
상기 게이트 전극물질은 Al, Al 합금, Mo, 또는 Mo 합금중 하나를 포함하는 것을 특징으로 한다.The gate electrode material is characterized in that it comprises one of Al, Al alloy, Mo, or Mo alloy.
상기 게이트 캡핑층으로는 Cr 또는 Ti 와 같은 금속물질 또는 산화막 또는 질화막과 같은 비금속막이 사용되는 것을 특징으로 한다.As the gate capping layer, a metal material such as Cr or Ti or a nonmetal film such as an oxide film or a nitride film is used.
상기 작은 테이퍼각을 갖는 게이트 전극은 건식식각법으로 이용하여 테이퍼각의 범위가 40°이하가 되도록 형성되고, 상기 큰 테이퍼각을 갖는 게이트 전극은 건식 또는 습식식각법을 이용하여 테이퍼각의 범위가 50°이상이 되도록 형성하는 것을 특징으로 한다.The gate electrode having a small taper angle is formed to have a taper angle of 40 ° or less by using a dry etching method, and the gate electrode having a large taper angle has a taper angle of a range using a dry or wet etching method. It characterized in that it is formed to be 50 ° or more.
또한, 본 발명은 절연기판상에 폴리실리콘막을 형성하는 단계와; 폴리실리콘막을 포함한 기판상에 게이트 절연막과 게이트 전극물질을 순차적으로 형성하는 단계와; 상기 게이트 전극물질상에 마스크를 형성하는 단계와; 상기 마스크를 이용하여 게이트 전극물질을 식각하여 작은 테이퍼각을 갖는 게이트 전극을 형성하는 단계와; 상기 작은 테이퍼각을 갖는 게이트 전극을 이용하여 소정의 도전형을 갖는 고농도 불순물을 상기 폴리실리콘막으로 이온주입하여 소오스/드레인 영역을 형성하는 단계와; 상기 마스크를 이용하여 상기 작은 테이퍼각을 갖는 게이트 전극을 식각하여 큰 테이퍼각을 갖는 게이트 전극을 형성함과 동시에 폴리실리콘막에 오프셋영역을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법을 제공하는 것을특징으로 한다.In addition, the present invention comprises the steps of forming a polysilicon film on an insulating substrate; Sequentially forming a gate insulating film and a gate electrode material on a substrate including a polysilicon film; Forming a mask on the gate electrode material; Etching the gate electrode material using the mask to form a gate electrode having a small taper angle; Forming a source / drain region by ion implanting a high concentration impurity having a predetermined conductivity into the polysilicon layer using the gate electrode having the small taper angle; Providing a method of manufacturing a thin film transistor comprising etching the gate electrode having a small taper angle using the mask to form a gate electrode having a large taper angle and simultaneously forming an offset region in a polysilicon film. It features.
이하, 첨부한 도면을 참조하여, 본 발명의 일 실시예를 통해 본 발명을 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings, it will be described in detail the present invention through an embodiment of the present invention.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 LDD 구조를 갖는 박막 트랜지스터의 제조공정도를 도시한 것이다.2A to 2C illustrate a manufacturing process diagram of a thin film transistor having an LDD structure according to an exemplary embodiment of the present invention.
도 2a를 참조하면, 절연기판(21)상에 버퍼층(22)을 형성하고, 그위에 폴리실리콘막(23)을 증착한 다음 패터닝한다. 폴리실리콘막(23)을 포함한 버퍼층(22)상에 게이트 절연막(24)을 형성한 다음 그 위에 게이트전극물질(25)과 게이트 캡핑층(26)을 순차 형성한다.Referring to FIG. 2A, a buffer layer 22 is formed on an insulating substrate 21, a polysilicon film 23 is deposited thereon, and then patterned. A gate insulating film 24 is formed on the buffer layer 22 including the polysilicon film 23, and then the gate electrode material 25 and the gate capping layer 26 are sequentially formed thereon.
이어서, 게이트 캡핑층(26)상에 마스크로서 감광막(27)을 형성한 다음 감광막을 마스크로 이용하여 상기 게이트 캡핑층(26)을 식각한다. 이어서, 상기 감광막(27)을 마스크로 이용하여 게이트 전극물질(25)을 식각하여 작은 테이퍼각을 갖는 게이트 전극(25)을 형성한다. 여기서, 게이트 전극(25)은 40°이하의 작은 테이퍼각을 갖도록 건식식각법을 이용하여 형성한다.Subsequently, a photoresist layer 27 is formed as a mask on the gate capping layer 26, and the gate capping layer 26 is etched using the photoresist as a mask. Subsequently, the gate electrode material 25 is etched using the photosensitive film 27 as a mask to form a gate electrode 25 having a small taper angle. Here, the gate electrode 25 is formed using a dry etching method to have a small taper angle of 40 degrees or less.
이때, 게이트 전극물질로는 Al, Al 합금, Mo, 또는 Mo 합금중 하나가 사용되고, 게이트 캡핑층(26)으로는 Cr 또는 Ti과 같은 금속물질 또는 산화막 또는 질화막과 같은 비금속물질이 모두 사용 가능한다.At this time, one of Al, Al alloy, Mo, or Mo alloy is used as the gate electrode material, the metal material such as Cr or Ti or non-metal material such as oxide film or nitride film can be used as the gate capping layer 26. .
도 2b를 참조하면, 감광막(27)을 제거한 다음 작은 테이퍼각을 갖는 게이트 전극(25)과 게이트 캡핑층(26)을 이용하여 상기 폴리실리콘막으로 소정의 도전형, 예를 들면 N 형 또는 P형의 고농도 불순물을 이온주입하여 고농도의 소오스/드레인영역(28)이 형성된다.Referring to FIG. 2B, a photoconductive film 27 is removed and then a predetermined conductivity type, for example, N-type or P, is formed into the polysilicon film using the gate electrode 25 and the gate capping layer 26 having a small taper angle. A high concentration source / drain region 28 is formed by ion implantation of high concentration impurities of the type.
본 발명의 실시예에서는 고농도의 소오스/드레인 영역을 형성하기 위한 이온주입 공정시 상기 게이트 캡핑층(26)상의 감광막(27)을 제거한 다음 이온주입공정을 실시하는 방법과는 달리 게이트 캡핑층(26)상에 감광막(27)이 형성된 상태에서 이온주입 공정을 실시한 다음 감광막(27)을 제거할 수도 있다.In the embodiment of the present invention, the gate capping layer 26 is different from the method of removing the photoresist layer 27 on the gate capping layer 26 and then performing the ion implantation process in the ion implantation process for forming a high concentration source / drain region. The photosensitive film 27 may be removed after the ion implantation process is performed in the state where the photosensitive film 27 is formed.
도 2c를 참조하면, 상기 게이트 캡핑층(26)을 마스크로 상기 작은 테이퍼각을 갖는 게이트전극(25)을 다시 식각하여 최종적으로 높은 테이퍼각을 갖는 게이트 전극(29)을 형성한다. 이로써, 큰 테이퍼각의 게이트전극(29)와 오프셋영역(30)을 갖는 박막 트랜지스터가 제조된다.Referring to FIG. 2C, the gate electrode 25 having the small taper angle is etched again using the gate capping layer 26 as a mask to finally form the gate electrode 29 having the high taper angle. As a result, a thin film transistor having a large tapered gate electrode 29 and an offset region 30 is manufactured.
이때, 게이트 전극(29)은 상기 게이트 캡핑층을 마스크로 건식식각 또는 습식식각법을 이용하여 50° 이상의 테이퍼각을 갖도록 식각되어진다.In this case, the gate electrode 29 is etched to have a taper angle of 50 ° or more using dry etching or wet etching using the gate capping layer as a mask.
상기한 바와 같은 방법으로 제작된 박막 트랜지스터의 오프셋영역은 게이트 전극의 테이퍼각에 따라 그의 폭, 즉 게이트 전극의 에지로부터 소오스/드레인 영역사이의 거리가 정하여진다.The offset region of the thin film transistor fabricated by the above-described method is determined according to the taper angle of the gate electrode, that is, the distance between the source and drain regions from the edge of the gate electrode.
도 3는 본 발명에 따른 박막 트랜지스터의 제조시 게이트전극의 테이퍼각에 따라 얻어질 수 있는 오프셋영역의 폭을 설명하기 위한 도면이다.3 is a view for explaining the width of the offset region that can be obtained according to the taper angle of the gate electrode when manufacturing the thin film transistor according to the present invention.
도 3를 참조하면, 게이트 전극물질을 2500Å의 두께로 형성한 다음 식각하여 작은 테이퍼각(α)을 갖는 게이트 전극(25)을 형성하는 경우, 예를 들면 30°인 경우 게이트 캡핑층(26)의 에지부터 게이트 전극의 에지 부분까지의 거리(A)는 4350Å이 되고, 작은 테이퍼각을 갖는 게이트전극(25)을 식각하여 큰 테이퍼각(β)을갖는 게이트 전극(29)을 형성하는 경우, 예를 들면 80°인 경우의 게이트 캡핍층(26)으로부터 게이트 전극(29)의 에지까지의 거리(B)는 450Å이 된다. 따라서, 오프셋영역(30)의 폭은 거리(A)에서 거리(B)를 뺀 값(C)이 되므로, 3900Å이 된다.Referring to FIG. 3, when the gate electrode material is formed to a thickness of 2500 Å and etched to form the gate electrode 25 having a small taper angle α, for example, at 30 °, the gate capping layer 26 is formed. The distance A from the edge of the edge portion to the edge portion of the gate electrode is 4350 μs, and when the gate electrode 25 having the small taper angle is etched to form the gate electrode 29 having the large taper angle β, For example, the distance B from the gate capping layer 26 in the case of 80 degrees to the edge of the gate electrode 29 is 450 kV. Therefore, the width of the offset area 30 is the value C obtained by subtracting the distance B from the distance A, resulting in 3900 ms.
상기한 바와 같은 게이트전극의 두께를 2500Å로 형성하였을 경우, 게이트 전극의 테이퍼각에 따라 얻어질 수 있는 오프셋영역의 폭을 상기의 (표 1)에 나타내었다.When the thickness of the gate electrode as described above is formed to be 2500 Å, the width of the offset region that can be obtained according to the taper angle of the gate electrode is shown in Table 1 above.
상기한 바와 같은 본 발명의 실시예에 따른 박막 트랜지스터의 제조방법에서는 게이트 캡핍층(26)상에 감광막(27)을 형성한 다음 이를 마스크로 게이트 전극물질을 식각하여 작은 테이퍼각을 갖는 게이트 전극(25)을 형성하고, 감광막을 제거한 다음 이온주입 공정실시 후, 게이트 캡핑층을 마스크로 하여 큰 테이퍼각을 갖는 게이트 전극을 형성하여 오프셋영역을 형성하였으나, 본 발명의 다른 실시예로서 게이트 전극물질(25)상부에 게이트캡핑층의 형성없이 감광막만을 형성한 다음 상기 마스크를 이용하여 게이트 전극물질을 식각하여 작은 테이퍼각을 갖는 게이트 전극(25)을 형성하고, 소오스/드레인을 위한 이온주입 공정 실시 후 상기 마스크를 마스크로 이용하여 큰 테이퍼각을 갖는 게이트전극(29)을 형성하여 줌으로써 오프셋영역을 형성할 수도 있다.In the method of manufacturing a thin film transistor according to the embodiment of the present invention as described above, after forming the photoresist layer 27 on the gate capping layer 26, the gate electrode material is etched using a mask to form a gate electrode having a small taper angle ( 25), the photoresist was removed, and the ion implantation process was performed. Then, an offset region was formed by forming a gate electrode having a large taper angle using the gate capping layer as a mask, but as another embodiment of the present invention, the gate electrode material ( 25) only the photoresist layer is formed without the gate capping layer formed thereon, and the gate electrode material is etched using the mask to form the gate electrode 25 having a small taper angle, and after the ion implantation process for source / drain is performed. The offset region may be formed by forming the gate electrode 29 having a large taper angle using the mask as a mask. have.
이상, 설명한 바와 같이 본 발명의 박막 트랜지스터의 제조방법에 따르면, 게이트전극의 테이퍼각을 이용하여 오프셋영역을 형성하여 줌으로써 추가적인 마스크공정 또는 새로운 장비가 필요하지 않으므로 공정단순화 및 비용상승을 방지할 수 있는 효과가 있다.As described above, according to the method of manufacturing the thin film transistor of the present invention, since the offset region is formed by using the taper angle of the gate electrode, no additional mask process or new equipment is required, and thus, process simplification and cost increase can be prevented. It works.
또한, 오프셋영역의 형성에 따라 오프상태에서의 누설전류를 감소시켜 능동소자의 표시특성을 향상시킬 수 있는 이점이 있다.In addition, according to the formation of the offset region, there is an advantage in that the display current of the active device can be improved by reducing the leakage current in the off state.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.
Claims (11)
Priority Applications (1)
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Applications Claiming Priority (1)
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Family Applications (1)
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