KR100343913B1

KR100343913B1 - 비디오 신호 처리 장치

Info

Publication number: KR100343913B1
Application number: KR1020000048121A
Authority: KR
Inventors: 모로에이지; 소데야마겐; 호리히로유끼; 와따나베가쯔유끼; 다바따아끼후미
Original assignee: 가부시키가이샤 히타치세이사쿠쇼
Priority date: 2000-06-26
Filing date: 2000-08-19
Publication date: 2002-07-20
Also published as: JP2002010217A; KR20020000475A; JP3740957B2; US6850694B1

Abstract

본 발명은 입력한 비디오 신호에 시간 축 보정을 실시하여 출력하는 비디오 신호 처리 장치에 관한 것으로서, 특히 비디오 신호를 화상 압축하는 경우에 적합한 비디오 신호 처리 장치에 관한 것이다. MPEG2 인코더 등의 화상 압축 회로에 비표준 신호가 입력된 경우에 화상이 프리즈하거나 혹은 블록 노이즈를 발생하는 등의 문제점을 해결한다. 시간 축 보정 회로는 입력 신호를 메모리에 저장하고, 입력 신호의 V 동기로부터 소정 시간만큼 지연된 타이밍에서 판독한다. 그 때문에 입력 필드마다 판독 동기 발생 회로를 리세트한다. 리세트 위치는 판독 V 동기 위치로부터 3H 내지 10H만큼 선행하는 위치로 한다. 입력 신호가 논-인터레이스(non-interlace) 신호인지 또는 필드 길이가 표준치로부터 어긋나 있는지를 검출하고, 이들의 경우에는 동기 신호의 odd/even 순서나 동기 타이밍을 보정한다. 또한, 입력 신호가 비표준 신호인 경우에는 전환 스위치에 의해 화상 압축 회로를 통과시키지 않고 출력시킨다.

Description

비디오 신호 처리 장치{VIDEO SIGNAL PROCESSING APPARATUS}

본 발명은 입력한 비디오 신호에 시간 축 보정을 실시하여 출력하는 비디오 신호 처리 장치에 관한 것으로서, 특히 비디오 신호를 화상 압축하는 경우에 적합한 비디오 신호 처리 장치에 관한 것이다.

종래의 가정용 VTR의 재생 신호 처리에 있어서, 입력 신호의 시간 축 변동을 보정하기 위한 시간 축 보정 회로(Time base corrector : 이하, TBC라 칭함)가 이용되고 있다. TBC는 입력 신호의 시간 축 변동과 거의 동일한 시간 축 변동을 갖는 기입 제어 신호에 기초하여 메모리에 기입하고, 표준 신호의 동기 신호 주기와 거의 동기하는 판독 제어 신호에 기초하여 메모리로부터 판독을 행함으로써, 시간 축 오차를 보정하는 것이다. 이 기술은 예를 들면, 일본 방송 협회편「홈 비디오 기술」 115페이지에 기재되어 있다.

도 2는 종래의 TBC의 블록도의 일례를 나타낸다. 단자(1)로부터 입력된 재생 비디오 신호는 A/D 변환기(2)로 디지털 변환되어, 동기 분리 회로(4) 및 라인 메모리(6)에 입력된다. 동기 분리 회로(4)에서는 입력 신호의 동기 신호를 검출하고, 이것과 동기하는 복합 동기 신호 펄스 csync를 생성한다. csync는 펄스 발생 회로(5)에 입력되고, 수평 동기 신호 펄스 hsync가 생성된다. hsync는 기입 제어회로(7)에 입력되고, A/D 변환기(2)의 출력은 클램프 회로(3)로 클램프 처리가 실시된 후에 메모리(6)에 저장된다. 한편 동기 발생 회로(9)는 표준 신호에 동기하는 표준 복합 동기 신호 tsync를 발생한다. tsync는 판독 제어 회로(8)에 입력되고, 메모리에 저장된 데이터는 표준 신호와 거의 동기하는 주기로 판독된다. 이에 따라 메모리(6)로부터는 비디오 신호의 시간 축 변동이 보정된 상태에서 출력된다.

상술한 TBC 동작은 시간 축 오차를 포함하는 입력 신호와 시간 축 오차를 보정한 출력 신호 주기의 편차 정도를 메모리(6)의 용량으로 흡수하는 것이다. 입력 신호의 평균적인 주기가 표준 신호의 주기에 일치하지 않는 경우에는 그 편차량이 서서히 누적되고, 이것을 메모리(6)의 용량으로 흡수할 수 없게 되면, TBC 동작이 혼란을 초래한다.

이 문제를 해결하기 위한 하나의 방법을 이하 설명한다. 동기 발생 회로(9)는 tsync의 수직 동기 신호부를 나타내는 V 보정 펄스를 발생하고, 단자(22)로부터 출력한다. 이것으로서 회전 실린더의 제어를 행한다. 즉 서보부는 재생 신호의 1 필드가 회전 실린더의 반주기가 되도록 제어하고 있으나, 또한 상기한 V보정 펄스의 주기에 회전 실린더의 회전 주기를 맞추도록 제어한다. 이러한 제어에 의해, 단자(1)로부터 입력되는 입력 신호의 필드 주기는 tsync와 거의 일치하므로, 그 입력 신호의 평균 주기는 표준 신호의 주기와 일치하여 편차량이 축적되는 경우는 없다. 이러한 V 보정 펄스에 의한 회전 실린더의 제어를 서보 귀환이라 부른다.

또한, 시간 축 보정 회로를 화상 압축 데이터를 생성하는 화상 압축 회로에 접속한 비디오 신호 처리 장치는, 「DVD-RW를 이용한 DVD 레코더의 개발 : 영상 정보 미디어 학회 기술 보고, 1999년 11월 24일」의 도 2의 DVD 레코더 블록에 발표되어 있다. 이 도면에 있어서, MPEG1/2 Video Encoder의 전단에 TBC가 설치되어 있지만, 여기서의 TBC의 동작에 대해서는 기재되어 있지 않다.

MPEG2 등의 화상 압축 기술의 규격은 표준 신호 입력을 상정하여 만들어진 규격이고, 이 규격에 준거한 MPEG2 인코더 등의 화상 압축 회로는 표준 신호 입력을 전제로서 동작한다. 따라서, 비표준 신호가 입력된 경우에는 화상이 프리즈하거나, 혹은 블록 노이즈를 발생하는 등의 단점이 발생한다는 문제가 있다.

이것을 해결하기 위해서, 화상 압축 회로의 전단에 상기한 시간 축 보정 회로 TBC를 설치하여 비표준 신호가 갖는 지터를 억압한다는 수법이 고려된다. 그러나, 입력 신호의 평균 주기에 편차가 있었던 경우에는 이미 상술한 종래 TBC 방식에 있어서의 서보 귀환이라는 수법을 적용할 수는 없다. 왜냐하면, 서보 귀환은 재생 중의 회전 실린더를 제어하여 입력하는 재생 신호의 주기를 조정하는 경우에는 유효하지만, 기록 시의 입력 신호의 주기는 TV 방송을 예를 들어 설명하면, 방송국의 설비로 결정되어 있는 주기이고, 이에 대하여 상술한 서보 귀환의 수법을 실시하여 주기를 변화시키는 것은 불가능하다.

본 발명의 목적은 상기 종래 기술의 과제를 해결하고, 화상 압축 회로에의 입력 신호를 표준 신호에 가까운 형태로 하여 처리하는 시간 축 보정 기능을 갖고, 논-인터레이스 신호나 필드 길이가 표준과 상이한 비표준 신호가 입력된 경우에도 양호하게 처리할 수 있는 비디오 신호 처리 장치를 제공하는 것이다.

상기 과제를 해결하기 위해, 본 발명의 비디오 신호 처리 장치는 입력하는 제1 비디오 신호를 기입하는 메모리와, 메모리로부터 판독한 제2 비디오 신호를 데이터 압축하는 압축 회로와, 압축 신호를 데이터 신장하여 제3 비디오 신호를 생성하는 신장 회로를 포함하고, 제1 비디오 신호로부터 제1 동기 정보를 분리하는 동기 분리 회로와, 메모리에의 기입과 판독을 제어하는 기입 및 판독 제어 회로와, 제1 또는 제2 비디오 신호 중 어느 한쪽, 혹은 제3 비디오 신호를 선택하여 출력하는 전환 스위치와, 제1 동기 정보에 기초하여 전환 스위치의 선택을 제어하는 스위치 제어 회로를 포함하는 구성이다.

여기에 제1 동기 정보로부터, 제1 비디오 신호가 인터레이스(interlace) 신호인지 또는 논-인터레이스(non-interlace) 신호인지를 판별하는 필드 판별 회로를 포함하고, 스위치 제어 회로는 필드 판별 회로의 판별 결과에 기초하여 전환 스위치의 전환 제어를 행한다. 또한 제1 동기 정보로부터 필드 길이를 검출하는 필드 길이 검출 회로를 포함하고, 스위치 제어 회로는 필드 길이의 값에 기초하여 전환 스위치의 전환 제어를 행한다.

또한 본 발명의 비디오 신호 처리 장치는 입력하는 제1 비디오 신호를 메모리에 기입하고, 메모리로부터 제2 비디오 신호로서 판독하는 것으로써, 제1 비디오 신호로부터 제1 동기 정보를 분리하는 동기 분리 회로와, 제1 동기 정보에 기초하여 메모리에의 기입 제어하는 기입 제어 회로와, 제2 동기 정보를 발생하는 동기 발생 회로와, 제2 동기 정보에 기초하여 메모리로부터의 판독을 제어하는 판독 제어 회로를 포함하고, 동기 발생 회로는 제1 동기 정보에 포함되는 수직 동기 파형의 앞 모서리로부터 소정의 지연 시간 Td만큼 지연된 위치에 수직 동기 파형의 앞 모서리를 포함하는 제2 동기 정보를 발생하는 구성이다.

그 때문에 제1 동기 정보에 포함되는 수직 동기 타이밍 정보로부터 소정의 지연 시간 Td1만큼 지연되어, 제2 동기 정보 발생 회로에 리세트를 건다. 동기 발생 회로는 필드에 1개소의 불연속점을 포함하는 동기 신호를 발생하고, 이 불연속점으로부터 3H 내지 10H(H는 수평 동기 기간)만큼 지연된 위치에 수직 동기 정보를 포함하는 제2 동기 정보를 발생한다.

또한 제1 동기 정보로부터 제1 비디오 신호가 인터레이스 신호인지 또는 논-인터레이스 신호인지를 판별하는 필드 판별 회로를 포함하고, 동기 발생 회로는 필드 판별 회로의 판별 결과에 기초하여, 제2 동기 정보로서 odd 동기 정보 혹은 even 동기 정보를 선택하여 발생한다. 또한 제1 동기 정보로부터 제1 비디오 신호의 필드 길이를 검출하는 필드 길이 검출 회로를 포함하고, 동기 발생 회로는 필드 길이의 값에 기초하여, 지연 시간 Td1을 보정하여 제2 동기 정보를 발생한다.

도 1은 본 발명에 따른 비디오 신호 장치의 하나의 실시예를 나타내는 블록도.

도 2는 종래의 비디오 신호 처리의 일례를 나타내는 도면.

도 3은 헤리컬 스캔 VTR에 있어서의 특수 재생시의 헤드 축적의 일례를 나타내는 도면.

도 4는 도 1에 있어서의 리세트 펄스의 발생 타이밍의 일례를 나타내는 도면.

도 5는 도 1에 있어서의 리세트 펄스의 발생 방법의 일례를 나타내는 도면.

도 6은 헤리컬 스캔 VTR에 있어서의 트랙과 헤드 구성의 대응을 나타내는 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : 단자

2 : A/D 변환기

3 : 클램프 회로

4 : 동기 분리 회로

5 : 펄스 발생 회로

6 : 메모리

7 : 기입 제어 회로

이하, 본 발명에 따른 비디오 신호 처리 장치의 하나의 실시예에 대해 설명한다. 도 1은 본 발명에 따른 비디오 신호 처리 장치의 블록도를 나타낸다. 단자(1)로부터 입력된 비디오 신호는 A/D 변환기(2)로 디지털 변환되고, 클램프 회로(3)로 클램프 처리가 실시되어, 동기 분리 회로(4), 및 메모리(6)에 입력된다. 동기 분리 회로(4)에서는 입력 신호의 동기 신호를 검출하고, 대강 입력 신호의 동기 신호와 동기하는 복합 동기 신호 펄스(이하, csync라 부름)가 생성된다. csync는 펄스 발생 회로(5)에 입력되고, 등화 펄스의 제거 등이 행해져, 수평 동기 신호 펄스(이하, hsync라 부름)가 생성된다. hsync는 기입 제어 회로(7)에 입력되고, 이에 기초하여 라인 메모리에의 데이터 저장 위치를 나타내는 기입 어드레스가 발생된다. 또한, 기입 어드레스는 hsync을 트리거로서 리세트된다.

동기 발생 회로(9)에서는 카운터로 소정의 값을 카운트함으로써, 표준 신호의 동기 신호와 거의 동기하는 표준 복합 동기 신호(이하, tsync라 부름)를 발생한다. tsync는 판독 제어 회로(8)에 입력되고, tsync에 기초하여 메모리에 저장된 데이터를 표준 신호와 거의 동기하는 간격으로 판독하도록 판독 어드레스가 발생된다. 메모리(6)에의 기입은 시간 축 변동을 갖은 hsync를 트리거로서 기입 제어가 행해지고, 시간 축 변동을 포함하지 않는 tsync를 트리거로서 판독 제어가 행해지기 때문에 메모리(6)로부터 출력된 비디오 신호는 시간 축 변동이 보정된 상태에서 출력된다. 동기 부가 회로(10)에 있어서, 동기 발생 회로(9)에서 생성한 tsync를 메모리(6)로부터 판독한 신호에 부가하고, D/A 변환기(11)에서 아날로그 변환하여 단자(12)로부터 출력한다. 파선(15)으로 둘러싸인 부분이 TBC 블록이다.

본 발명에서는 TBC 블록(15)에 있어서, 필드 판별 회로(13)와, 필드 길이 검출 회로(14)를 추가하고 있다. 또한, 펄스 발생 회로(5)로부터 발생되는 리세트 펄스 reset를 동기 발생 회로(9)에 입력하고 있다.

TBC 블록(15)에서 처리된 신호는 MPEG2 인코더(16) 및 MPEG2 디코더(17)로 보내어지고, 또한 스토리지부(19)에서 기록 재생된다.

이하, 동작에 대해 설명한다. 펄스 발생 회로(5)에서는 csync의 수직 동기신호 타이밍을 검출하고, 이 검출된 수직 타이밍 정보에 기초하여, 1 필드에 1회 특정한 타이밍에서 리세트 펄스 reset를 발생한다. 동기 발생 회로(9)에서는 reset 타이밍에서 tsync의 위상이 리세트된다. 이 동작에 의해, csync와 tsync의 위상 관계(양자의 수직 동기 신호의 타이밍)가 1 필드에 1회 소정의 지연 시간 Td를 갖는 위상 관계로 리세트되는, 즉 메모리(6)의 입출력 신호 간에서 축적된 위상차가 1 필드에 1회 해소된다.

입력 신호측의 위상에 tsync 측의 위상을 추종시키는 형태로 위상차를 흡수하여 가기 때문에 입력 신호의 1 필드당의 라인수가 다른 경우라도 필드의 주기는 일치한다. 다만, tsync의 위상에 리세트를 건 순간은 동기 발생 회로(9)로부터 출력되는 동기 신호 파형에 불연속점이 발생하기 때문에 영상의 불연속(이하, 스큐우라 약칭함)이 발생한다는 문제가 있다.

다음에 tsync의 위상 리세트의 타이밍에 대해 설명한다. 도 4에 리세트 펄스 발생의 타이밍도의 일례를 나타낸다. 도 4에 있어서, 라인 메모리의 용량을 약 2H로 가정하고, 입력 신호가 라인 메모리에 기입되어, 판독되는 시간 차를 평균으로 약 1H로서 작도하고 있으나, 라인 메모리의 용량이 더욱 큰 경우에는 이 시간차 Trp도 커진다. 리세트 타이밍에서는 상기와 같이 스큐우가 발생하기 때문에 유효 영상 기간 내에서 행하면 TV 화면 상에 스큐우에 의한 화상의 흐트러짐이 보인다. tsync의 위상 리세트를 유효 영상 기간 외에서 행함으로써, 이 문제가 해결된다. 구체적인 리세트 위치로서는 도 4의 출력 신호의 수직 동기 신호부 앞 모서리 t2로부터 시간 Td2(3H 이상 10H 이하) 선행한 위치(도면 중, t3과 t4 간의 범위)로 설정하는 것이 바람직하다. t3보다도 빠른 타이밍이면 텔레비전 모니터 상의 화면하부에 스큐우부가 보여질 우려가 있고, t4보다도 느리면 수직 동기 신호부의 등화 펄스 삽입 기간에 스큐우가 발생하여, 텔레비전의 수직 귀선 동작에 지장을 초래할 우려가 있다.

다음에 상기 리세트 펄스 reset의 발생 방법에 대해 설명한다. 도 5에 reset 발생 방법의 예를 나타낸다. 동기 분리 회로(4)로부터 출력된 csync를 기초로, 펄스 발생 회로(5)의 내부에서 수직 동기 신호 위치를 검출하고, 수직 동기 신호의 앞 모서리에 대강 일치한 타이밍의 펄스 VD를 생성한다. 이 타이밍으로부터 시간 Td1만큼 지연시켜, 상기한 리세트 타이밍으로 reset를 발생시킨다. 지연 시간 Td1로서는 1 필드 약으로 설정하는 것이 가장 짧고, TBC의 응답을 빠르게 하는 데에서는 바람직한 설정이다.

그런데, 단자(1)로부터의 입력 신호로서 가정용 VTR(대향 헤드의 헤리컬 스캔 방식)의 재생 신호가 입력된 경우, Td1이 1 필드 약으로서는 이하에 나타내는 문제가 있다. 도 6의 헤리컬 스캔 방식의 트랙 패턴과 헤드 구성의 일례도에 도시한 바와 같이, 2개의 대향한 헤드는 트랙 A를 CH1 헤드, 트랙 B를 CH2 헤드로 하는 것 같이, 교대로 자기 테이프 상의 트랙을 트레이스하고 기록 데이터를 판독하여 가므로 한쪽의 헤드에 주목하면 2 필드마다 데이터를 판독하여 가게 된다. 여기서, CH1 및 CH2의 헤드가 완전히 180° 대향하고 있으면, 양자의 헤드 전환 타이밍은 정확히 1 필드마다 행해지나, 실제로는 부착 위치의 오차 등으로 정확하게 대향하고 있는 것은 아니므로, CH1에서 재생되는 필드 길이와 CH2에서 재생되는 필드길이는 통례, 다소의 편차가 있다. 이 경우, 상술한 Td1를 1 필드 약으로 하는 것은 상이한 헤드에 대해 리세트 펄스를 작용시키는 동작으로 되기 때문에 reset 위치가 원하는 타이밍으로부터 어긋나 바람직하지 못하다. 따라서, 이 경우에는 Td1을 2 필드 약으로 설정하여, VD의 검출과 reset의 발생이 동일 헤드에 대해 행해지는 것이 바람직하다. 이 때의 지연 시간 Td(=Td1+Td2)의 일례를 도 4에 도시한 바와 같은 입출력 신호 파형의 경우로 설명한다. 입력 신호의 수직 동기 파형의 앞 모서리로부터 1H 지연된 시각 t2에 출력 신호의 수직 동기 파형의 앞 모서리가 위치하고 있으나, 이 도면은 편의상, 입력 신호로부터 m 필드(m은 정수)분 지연된 출력 신호를 동일 도면 상에 표기하고 있는 것으로, Td1이 2 필드 약인 경우에는 m=2로 된다. 따라서, 이 때의 Td의 값은 2 필드+1H로 된다. 그런데, 상술한 바와 같이 도 4에서는 라인 메모리의 용량을 약 2H로 가정하여 작도하고, 입력 신호가 라인 메모리에 기입되어, 판독되는 시간 차 Trp(≥0)를 평균으로 약 1H로서 작도하고, 이 때의 Td=2 필드+Trp가 상술한 값으로 되어 있지만, 이것은 일례이고, 메모리의 용량을 변화시킴으로써, 상기 시간 차 Trp는 변화된다. Trp의 상한은 엄밀하게는 존재하지 않지만, 2 필드를 넘는 것 같은 용량을 이용하는 경우에는 오히려 Td1을 4필드 약으로 설정하여, 메모리 용량을 작게 억제하는 것이 득책이므로, 현실에는 Trp<2 필드가 적합하다. 따라서 Td는 2 필드≤Td<4필드가 적합하다. 덧붙여서 말하면, Td1을 3 필드 약으로 설정한 경우에는 상술한 1 필드 약으로 설정한 경우와 마찬가지로, 상이한 헤드에 대해 리세트 펄스를 작용시키는 동작이 되기 때문에 적당하지 않다.

그런데, 가정용 VTR의 특수 재생 신호가 단자(1)로부터 입력된 경우에는 도 3에 일례를 나타낸 바와 같은 헤드 궤적을 찾아가기 때문에 1 필드의 주기가 표준 신호와는 다른 값으로 된다. 구체적으로는 빨리 감기 검색 시에는 필드 주기가 짧아지고, 되감기 검색 시에는 길어진다. VD로부터 Td1만큼 지연시켜 리세트 펄스를 발생시키는 제1 발생 방법에서는 Td1의 주기를 이것에 맞춰 증감시켜 주지 않으면, 리세트 펄스의 타이밍이 어긋나버린다. 이 문제를 해결하기 위해서, 도 1에서는 필드 길이 검출 회로로 csync의 필드 내의 라인수를 카운트하여, 필드 길이 정보 fld를 발생하고, 펄스 발생 회로(5)로 보낸다. 펄스 발생 회로(5)에서는 fld에 기초하여, Td1의 양을 가변시킨다. 이에 따라, TBC 출력 신호에 부가되는 동기 신호의 필드 주기도, 입력 신호의 필드 길이에 추종하여 가변하여 준다.

또한 말하면, 필드 길이 전환의 효과는 Td1만큼 지연되어 작용하기 때문에 입력 신호의 필드 길이가 Td1보다도 짧은 주기로 변동하고 있는 경우, 예를 들면, 가정용 VTR의 통상 재생 신호가 입력된 경우 등에는 옳은 추종을 할 수 없고, 폐해가 발생할 우려가 있다. 따라서, 실용상은 VTR의 통상 재생시에 발생하는 정도의 필드 길이 편차로는 Td1의 양을 고정으로 동작시키고, VTR의 검색 화면에서는 Td1의 양을 가변으로 동작시키는 것이 바람직하다. 최근의 가정용 VTR에 잇어서, 통상 재생 화면의 필드 길이 편차는 ±0.2H 정도이고, 검색 화면의 필드 길이 편차는 10H 정도 이상인 제품이 많으므로, 필드 길이 편차량의 임계치 Tth를 0.5H로부터 8H 정도 범위로 설정하는 것이 바람직하다. 편차량이 Tth보다 작은 경우에는 Td1 고정, 큰 경우에는 Td1 가변으로 동작시킴으로써, 상기 문제는 해결된다. 이 해결수법은 표준 신호의 필드 길이에 대하여, 입력 신호가 짧은 경우와 긴 경우의 쌍방에 적용할 수 있는 것은 물론이다.

또한, 동기 발생 회로(9)에서는 단자(1)로부터 입력되는 신호가 odd 필드일 때에는 odd 필드용의 동기 신호를 단자(1)로부터 입력되는 신호가 even 필드일 때에는 even 필드용의 동기 신호를 부가하지 않으면 옳은 화상이 재현되지 않는다. 이것을 해결하기 위해서, 도 1에서는 필드 판별 회로(13)에서 odd/even를 판정하고, 그 결과를 odd 신호(odd 필드시 하이 레벨, even 필드시 로우 레벨)로서 동기 발생 회로(9)에 전하여, 입력 신호의 odd/even에 일치한 동기 신호를 부가하고 있다.

한편, 가정용 VTR의 메뉴 화면이나 게임의 화면 등은 논-인터레이스 신호(odd 고정 혹은 even 고정)의 구조로 만들어져 있는 경우가 많다. 논-인터레이스 신호가 단자(1)로부터 입력된 경우에는 TBC 출력의 동기도 상술한 동작에 의해, odd 고정 혹은 even 고정으로 동기 부가를 행함으로써 대응할 수 있다. 도 1의 스위치(18)에서 동기 부가 회로(10)의 출력, 즉 TBC 출력이 선택되어 있는 경우에는 이 동작에서 문제는 없다.

그런데, 스위치(18)에서 MPEG 디코더(17)의 출력이 선택되어 있는 경우에는 이하의 문제가 있다. 도 1에서, 동기 부가 회로(10)의 출력은 MPEG2 인코더(16)에도 입력되어, 압축 화상으로 변환된다. 이 압축 화상은 스토리지부(19)에서의 기록 재생을 통해 MPEG2 디코더(17)에 입력되고, 복호되어 스위치(18)에 입력된다. 이 신호 경로로, 압축 화상의 기록 재생이 실현되고, TBC 블록(15)은 화상 압축 회로인 MPEG2 인코더의 전단에 배치되어, 비표준 신호가 갖는 지터를 억압한다는 효과적인 기능을 행한다. 여기서, MPEG2 인코더(16)는 일반적으로, 입력 신호가 인터레이스 신호인 것을 전제로, 화상 압축 처리의 알고리즘이 구성되어 있고, 논-인터레이스 신호가 입력된 경우에는 처리가 혼란을 초래하여, 출력 화면의 프리즈나 블록 노이즈의 발생 등의 문제가 발생한다. 이 문제를 해결하기 위해서, 스위치(18)에서 MPEG2 디코더(17)의 출력 신호가 선택되어 있는 경우에, 또한 단자(1)로부터 논-인터레이스 신호가 입력된 경우에는 필드 판별 회로(13)로부터의 odd 출력을 고정하지 않고, 자주로 odd/even 필드가 필드마다 교대로 반복하도록 odd 출력시킨다. 그 결과, TBC 출력 신호는 인터레이스 신호로서 출력되어, MPEG2 인코더에서의 처리가 혼란을 초래하는 것을 회피할 수 있다. 엄밀하게 화질로 말하면, 논-인터레이스 신호로서 입력된 화상을 인터레이스 신호로서 출력함으로써, 한쪽의 필드의 표시 위치가 1라인분 어긋나 표시된 화상으로 되고, 경사선이 조금 들쭉날쭉하 는 등의 화질 열화를 동반하지만, 화상이 프리즈하거나, 혹은 블록 노이즈를 발생하는 등의 현저한 폐해에 비하면, 훨씬 경미한 열화이고, 실용상 유효한 해결책이다.

화상 압축/복호가 정상적으로 행해지고 있는지의 여부를 모니터하는 기능으로서 스토리지부(19)에서의 기록 재생을 통하지 않고, MPEG2 인코더(16)의 출력을 리얼 타임으로 MPEG2 디코더(17)로 복호하여 스위치(18)를 통해 출력하는 경우가 있다(이하, 디지털 모니터로 약칭함). 이 경우도 마찬가지로 상술한 해결책(자주의 인터레이스 동기 신호를 부가하는 대책)이 유효하다.

상술한 디지털 모니터에 대해 다른쪽의 화상 압축/복호 처리를 통하지 않는 경로의 모니터(이하, 아날로그 모니터로 약칭함)가 존재하고, 도 1에서는 동기 부가 회로(10)의 출력이 스위치(18)에서 선택되었을 때의 경로가 이에 상당한다. 또는 아날로그 모니터로서 메모리(6)에 입력하기 전의 신호를 선택하여도 좋다. 아날로그 모니터와 디지털 모니터의 양방을 구비한 기기에서의 조작 방법의 일례로서, 도 1에서는 조작 버튼(21)을 경유하여 사용자가 어느 한쪽의 모니터를 선택하고, 이 정보를 마이크로 컴퓨터(20)를 통해 스위치(18)를 제어하고 모니터 화면을 선택 전환한다는 수법을 취하고 있다. 여기서, 마이크로 컴퓨터(20)에는 또한 필드 판별(20)로부터의 논-인터레이스 정보 int와, 필드 길이 검출 회로(14)로부터의 필드 길이 정보 fld가 입력되고, 논-인터레이스 신호나 필드 길이가 표준에서 없는 신호가 입력된 경우에는 사용자가 디지털 모니터를 선택하고 있더라도, 강제적으로 아날로그 모니터로 전환하는 처리를 행한다는 수법도 유효하다. 이 처리를 행함으로써, 디지털 모니터 화상에 있어서의 화질 열화를 사용자에게 보이지 않는 대책을 실현할 수 있다.

이상과 같이 본 실시예서는 화상 압축 회로의 전단에 TBC를 설치하고, 화상 압축 회로에의 입력 신호를 표준 신호에 가까운 형태로 하여 처리하는 시스템을 구성할 수 있고, 또한, 논-인터레이스 신호나 필드 길이가 표준과 다른 것 같은 신호가 입력된 경우에도 대응할 수 있는 비디오 신호 처리 장치를 실현할 수 있다.

본 발명에 따르면, 화상 압축 회로에의 입력 신호를 표준 신호에 가까운 형태로 하여 처리하는 시간 축 보정 기능을 갖고, 논-인터레이스 신호나 필드 길이가표준과 다른 것 같은 비표준 신호가 입력된 경우에도 적합하게 처리할 수 있는 비디오 신호 처리 장치를 제공할 수 있다.

본 발명은 본 발명의 주된 특징으로부터 벗어나지 않고 다른 구체적인 형태로 실현될 수 있다. 따라서, 본 실시예는 도시된 바와 같이 모든 측면에서 고려될 수 있고 제한되지 않으며, 본 발명의 특징은 상술된 설명 뿐 아니라 청구항에 의해 표현될 수 있으며, 청구항과 동일한 범위 내에서 모든 변형이 가능하다.

Claims

입력하는 제1 비디오 신호를 기입하는 메모리와, 상기 메모리로부터 판독한 제2 비디오 신호를 데이터 압축하는 압축 회로와, 상기 압축 신호를 데이터 신장하여 제3 비디오 신호를 생성하는 신장 회로를 포함하는 비디오 신호 처리 장치에 있어서,

상기 제1 비디오 신호로부터 제1 동기 정보를 분리하는 동기 분리 회로;

상기 메모리에의 기입과 판독을 제어하는 기입 및 판독 제어 회로;

상기 제1 또는 제2 비디오 신호 중 어느 한쪽, 혹은 상기 제3 비디오 신호를 선택하여 출력하는 전환 스위치; 및

상기 제1 동기 정보에 기초하여 상기 전환 스위치의 선택을 제어하는 스위치 제어 회로

를 설치한 것을 특징으로 하는 비디오 신호 처리 장치.
제1항에 있어서,

상기 제1 동기 정보로부터 상기 제1 비디오 신호가 인터레이스 신호인지 또는 논-인터레이스 신호인지를 판별하는 필드 판별 회로를 포함하고,

상기 스위치 제어 회로는 상기 필드 판별 회로의 판별 결과에 기초하여 상기 전환 스위치를 전환 제어하는 것을 특징으로 하는 비디오 신호 처리 장치.
제1항에 있어서,

상기 제1 동기 정보로부터 필드 길이 Tf1을 검출하는 필드 길이 검출 회로를 포함하고,

상기 스위치 제어 회로는 상기 필드 길이 Tf1의 값에 기초하여 상기 전환 스위치를 전환 제어하는 것을 특징으로 하는 비디오 신호 처리 장치.
제3항에 있어서, 상기 필드 길이 검출 회로에서 검출된 상기 제1 동기 정보의 필드 길이 Tf1와 표준 신호의 필드 길이 Tf0간의 차 Tf(=Tf1-Tf0)의 절대치가 임계치 Tth보다도 큰 경우에는, 상기 스위치 제어 회로는 상기 제1 또는 제2 비디오 신호 중 어느 한쪽을 선택하도록 제어하는 것을 특징으로 하는 비디오 신호 처리 장치.
제4항에 있어서, 상기 임계치 Tth를 0.5H≤Tth≤8H(H는 수평 주사 기간)의 범위로 설정한 것을 특징으로 하는 비디오 신호 처리 장치.
입력하는 제1 비디오 신호를 메모리에 기입하고 상기 메모리로부터 제2 비디오 신호로서 판독하는 비디오 신호 처리 장치에 있어서,

상기 제1 비디오 신호로부터 제1 동기 정보를 분리하는 동기 분리 회로;

상기 제1 동기 정보에 기초하여 상기 메모리에의 기입 제어하는 기입 제어 회로;

제2 동기 정보를 발생하는 동기 발생 회로; 및

상기 제2 동기 정보에 기초하여 상기 메모리로부터의 판독을 제어하는 판독 제어 회로

를 포함하고, 상기 동기 발생 회로는 상기 제1 동기 정보에 포함되는 수직 동기 파형의 앞 모서리로부터 소정의 지연 시간 Td만큼 지연된 위치에 수직 동기 파형의 앞 모서리를 포함하는 상기 제2 동기 정보를 발생하는 것을 특징으로 하는 비디오 신호 처리 장치.
제6항에 있어서,

상기 동기 발생 회로는 상기 제1 동기 정보에 포함되는 수직 동기 파형의 앞 모서리로부터 소정의 지연 시간 Td1만큼 지연된 위치에 동기 파형의 불연속점을 포함하고, 상기 불연속점으로부터 소정의 지연 시간 Td2만큼 지연된 위치에 수직 동기 파형의 앞 모서리를 포함하는 상기 제2 동기 정보를 발생하는 것을 특징으로 하는 비디오 신호 처리 장치.
제7항에 있어서, 상기 지연 시간 Td2를 3H≤Td2≤10H(H는 수평 주사 주기)로 설정한 것을 특징으로 하는 비디오 신호 처리 장치.
제6항에 있어서, 상기 지연 시간 Td를 2Tf1≤Td<4Tf1(Tf1은 상기 제1 동기 정보의 필드 길이)로 설정한 것을 특징으로 하는 비디오 신호 처리 장치.
제7항에 있어서,

상기 제1 동기 정보에 포함되는 수직 동기 타이밍 정보로부터 상기 지연 시간 Td1만큼 지연하여 1 필드마다 리세트 펄스를 발생하는 리세트 회로를 포함하고,

상기 동기 파형의 불연속점은 상기 리세트 펄스에 의해 상기 제2 동기 정보의 위상을 리세트함으로써 생성되는 것을 특징으로 하는 비디오 신호 처리 장치.
제6항에 있어서,

상기 제1 동기 정보로부터 상기 제1 비디오 신호가 인터레이스 신호인지 또는 논-인터레이스 신호인지를 판별하는 필드 판별 회로를 포함하고,

상기 동기 발생 회로는 상기 필드 판별 회로의 판별 결과에 기초하여, 상기 제2 동기 정보로서, odd 동기 정보 혹은 even 동기 정보를 선택하여 발생하는 것을 특징으로 하는 비디오 신호 처리 장치.
제11항에 있어서,

상기 필드 판별 회로가 인터레이스 신호로 판별한 경우에는 상기 동기 발생 회로는 상기 제1 동기 정보의 odd/even에 일치시켜 odd 동기 정보와 even 동기 정보를 교대로 발생하는 것을 특징으로 하는 비디오 신호 처리 장치.
제11항에 있어서,

상기 필드 판별 회로가 논-인터레이스 신호로 판별한 경우에는 상기 동기 발생 회로는 필드마다 odd 동기 정보와 even 동기 정보를 교대로 발생하는 것을 특징으로 하는 비디오 신호 처리 장치.
제7항에 있어서,

상기 제1 동기 정보의 필드 길이 Tf1을 검출하는 필드 길이 검출 회로를 포함하고,

상기 동기 발생 회로는 상기 필드 길이 Tf1의 값에 기초하여, 상기 지연 시간 Td1을 보정하여 상기 제2 동기 정보를 발생하는 것을 특징으로 하는 비디오 신호 처리 장치.
제14항에 있어서,

상기 필드 길이 검출 회로에서 검출된 상기 제1 동기 정보의 필드 길이 Tf1와 표준 신호의 필드 길이 Tf0간의 차 Tf(=Tf1-Tf0)의 절대치를 구하고,

차 Tf의 절대치가 임계치 Tth보다도 큰 경우에는 상기 지연 시간을 가변으로 하고, 차 Tf의 절대치가 임계치 Tth보다도 작은 경우에는 상기 지연 시간을 고정하는 것을 특징으로 하는 비디오 신호 처리 장치.
제15항에 있어서,

상기 임계치 Tth를 0.5H≤Tth≤8H(H는 수평 주사 주기)의 범위로 설정한 것을 특징으로 하는 비디오 신호 처리 장치.
제1항에 있어서, 상기 압축 회로에서 데이터 압축된 신호를 기억하는 스토리지부를 설치한 것을 특징으로 하는 비디오 신호 처리 장치.