KR100336521B1 - corner gate type thyristor device - Google Patents

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KR100336521B1
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곽정소
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    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
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Abstract

소자의 온-상태 전환시 무효전류 성분을 최소화하고 트리거(trigger) 특성을 향상시킬 수 있도록 한 코너 게이트형(corner gate type) 사이리스터 소자가 개시된다.A corner gate type thyristor device is disclosed that can minimize reactive current components and improve trigger characteristics during on-state switching of the device.

이를 구현하기 위하여 본 발명에서는, N형 반도체 기판 내의 제 1 표면쪽 소정 부분에 형성된 P형의 게이트 영역과; 상기 기판 내의 제 2 표면쪽에 형성된 P형의 애노드 영역과; 상기 기판과 상기 애노드 영역을 관통하여 형성된 P+형의 소자분리영역과; 소정의 접합 깊이를 가지도록 상기 게이트 영역 내의 표면쪽 소정 부분에 형성되며, 가장자리부를 따라 복수의 게이트 영역 아일랜드가 구비되어 있는 N+형의 캐소드 영역과; 상기 캐소드 영역 상에 형성된 캐소드 전극과; 상기 게이트 영역 상에 형성된 코너 게이트 전극과; 상기 코너 게이트 전극과 일체로 연결되도록 상기 캐소드 영역의 가장자리부를 따라 배치되며, 상기 게이트 영역 아일랜드와 접속되는 복수의 더미 게이트 전극을 포함하는 게이트 라인; 및 상기 애노드 영역 상에 형성된 애노드 전극으로 이루어진 코너 게이트형 사이리스터 소자가 제공된다.In order to accomplish this, the present invention provides a semiconductor device comprising: a P-type gate region formed in a predetermined portion toward a first surface in an N-type semiconductor substrate; A P-type anode region formed on the second surface side in the substrate; A P + type device isolation region formed through the substrate and the anode region; An N + type cathode region formed at a predetermined surface side in the gate region to have a predetermined junction depth, and having a plurality of gate region islands along an edge portion thereof; A cathode electrode formed on the cathode region; A corner gate electrode formed on the gate region; A gate line disposed along an edge of the cathode region to be integrally connected with the corner gate electrode, the gate line including a plurality of dummy gate electrodes connected to the gate region island; And a corner gate type thyristor element formed of an anode electrode formed on the anode region.

Description

코너 게이트형 사이리스터 소자{corner gate type thyristor device}Corner gate type thyristor device

본 발명은 반도체 소자에 관한 것으로, 특히 무효전류 성분을 최소화하여 트리거(trigger) 특성을 향상시킬 수 있도록 한 코너 게이트형(corner gate type) 사이리스터 소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a corner gate type thyristor device capable of minimizing reactive current components to improve trigger characteristics.

사이리스터 소자는 NPNP 구조의 단방향 트리거 특성을 갖는 소자로서, 주로 애노드 전압이 주기적으로 변화되는 AC 스위칭 전원회로에 사용되고 있다. 상기 소자는 크게 게이트(G)와 애노드(A) 및 캐소드(K)의 3단자로 구성되며, 통상 캐소드를 접지시킨 상태에서 애노드에는 바이어스 전압을 인가하고 게이트에는 신호전류를 인가하므로서 정상 동작 즉, 소자의 온-상태 전환이 가능하게 된다.The thyristor element has a unidirectional trigger characteristic of the NPNP structure, and is mainly used in an AC switching power supply circuit in which the anode voltage is periodically changed. The device is largely composed of three terminals, a gate G, an anode A, and a cathode K. In general, a bias voltage is applied to the anode and a signal current is applied to the gate while the cathode is grounded. It is possible to switch the device on-state.

도 1a 및 도 1b에는 상기 동작 특성을 갖는 종래의 코너 게이트형 NPNP 사이리스터 소자 구조를 도시한 도면이 제시되어 있다. 여기서, 도 1a는 상기 소자를 위에서 내려다 본 평면도를 나타내고 도 1b는 도 1a의 X-X 절단면 구조를 도시한 수직단면도를 나타낸다.1A and 1B show a conventional corner gate type NPNP thyristor element structure having the above operating characteristics. Here, FIG. 1A shows a plan view from above of the device and FIG. 1B shows a vertical cross-sectional view showing the X-X cross section structure of FIG. 1A.

도 1a 및 도 1b에 의하면, 종래의 코너 게이트형 사이리스터 소자는 N형 반도체 기판(1) 내의 제 1 및 제 2 표면(2),(3)쪽에는 각각 P형의 게이트 영역(6)과 애노드 영역(5)이 형성되고, 상기 게이트 영역(6) 내의 표면쪽에는 N+형의 캐소드 영역(7)이 형성되며, 상기 기판(1)과 상기 애노드 영역(5)을 관통해서는 P+형의 소자분리영역(4)이 형성되고, 상기 기판(1) 상의 제 1 표면(2)에는 게이트 영역(6) 및 캐소드 영역(7)과 일대일로 접속되는 코너 게이트 전극(9)과 캐소드 전극(10)이 형성되며, 상기 기판(1) 상의 제 2 표면(3)에는 애노드 영역(5)과 접속되는 애노드 전극(8)이 형성되어 있는 구조로 이루어져 있음을 알 수 있다. 여기서, 미설명 참조번호 11은 절연막을 나타내고, 게이트 전극(9) 내의 점선은 게이트 전극(9)과 게이트 영역(6) 간의 실 접촉면을 나타낸다.1A and 1B, a conventional corner gate type thyristor element has a P-type gate region 6 and an anode toward the first and second surfaces 2 and 3 in the N-type semiconductor substrate 1, respectively. A region 5 is formed, an N + type cathode region 7 is formed on the surface side of the gate region 6, and a P + type isolation is formed through the substrate 1 and the anode region 5. A region 4 is formed, and a corner gate electrode 9 and a cathode electrode 10 connected one-to-one with the gate region 6 and the cathode region 7 are formed on the first surface 2 on the substrate 1. It can be seen that the second surface 3 on the substrate 1 has a structure in which an anode electrode 8 connected to the anode region 5 is formed. Herein, reference numeral 11 denotes an insulating film, and a dotted line in the gate electrode 9 represents a real contact surface between the gate electrode 9 and the gate region 6.

이때, 상기 캐소드 영역(7)은 게이트 전극(9)이 코너에 위치하고 있는 관계로 인해 도 1a의 평면도에서 알 수 있듯이 게이트 전극(9)의 외곽면중 일부면하고만 인접하도록 설계된다.At this time, the cathode region 7 is designed to be adjacent to only a part of the outer surface of the gate electrode 9 as shown in the plan view of FIG. 1A due to the relationship of the gate electrode 9 located at the corner.

그러므로, 상기 구조의 사이리스터 소자에서는 소자를 온-상태로 전환시키기 위해 인가되는 게이트 전류가 도 1a에 제시된 화살표 방향으로 분포하게 된다.Therefore, in the thyristor element of the above structure, the gate current applied to turn the element on-state is distributed in the direction of the arrow shown in Fig. 1A.

따라서, 상기 구조를 가지도록 코너 게이트형 사이리스터 소자를 설계할 경우에는 소자의 온-상태 전환을 위하여 게이트 전극에 인가되는 신호전류가 소자 구동에 모두 기여하지 못하고, 그 일부(참조부호 A로 표시된 부분의 전류)만이 기여하는 현상이 발생된다.Therefore, when the corner gate type thyristor element is designed to have the above structure, the signal current applied to the gate electrode for the on-state switching of the element does not contribute to the driving of the element, and a part thereof (part denoted by reference A) Only the current) contributes.

이는 코너 게이트 전극의 일부면만이 캐소드 영역과 인접하도록 설계되어 있는 구조적인 특성상, 상기 게이트 전극(9)에 인가되어 그 주변부를 따라 분포하는 신호전류중 캐소드 영역(7)과 인접해 있는 A 부분의 전류만이 유효하게 사용되고, 그렇지 않은 부분(A를 제외한 나머지 부분)의 전류는 소자 구동에 직접적으로 관여하지 못하고 그대로 손실되기 때문이다. 이 손실 전류를 무효전류라 한다.This is because of the structural characteristic that only a part of the corner gate electrode is designed to be adjacent to the cathode region, which is the portion of the A portion adjacent to the cathode region 7 of the signal current applied to the gate electrode 9 and distributed along its periphery. This is because only the current is effectively used, and the current in the portion (other than A) is not directly involved in driving the element and is lost as it is. This loss current is called reactive current.

이로 인해, 상기 구조하에서는 영역 A 이외의 부분에서 손실되는 전류를 감안하여 이 손실량 만큼 증가된 신호전류를 코너 게이트 전극에 공급해 주어야만 소자의 온-상태 전환이 가능하게 되므로, 소자 구동시 트리거 전류가 증가되는 문제가 발생된다.Therefore, under the above structure, in consideration of the current lost in the portion other than the region A, the signal current increased by this loss amount must be supplied to the corner gate electrode so that the device can be switched on-state, so that the trigger current increases when the device is driven. Problem occurs.

이에 본 발명의 목적은, 코너 게이트 전극에 인가되는 신호전류가 캐소드의전 영역에 걸쳐 유효하게 기여할 수 있도록 사이리스터 소자의 구조를 변경해 주므로써, 소자의 온-상태 전환시 무효전류 성분을 최소화하고 트리거 특성을 향상시킬 수 있도록 한 코너 게이트형 사이리스터 소자를 제공함에 있다.Accordingly, an object of the present invention is to change the structure of the thyristor element so that the signal current applied to the corner gate electrode effectively contributes to the entire area of the cathode, thereby minimizing the reactive current component and switching the on-state state of the element. The present invention provides a corner gate type thyristor device for improving the characteristics.

도 1a 및 도 1b는 종래의 코너 게이트형 NPNP 사이리스터 소자 구조를 도시한 것으로,1A and 1B show a conventional corner gate type NPNP thyristor device structure,

도 1a는 그 평면도,1a is a plan view thereof;

도 1b는 도 1a의 X-X 절단면 구조를 도시한 수직단면도,Figure 1b is a vertical cross-sectional view showing the X-X cross section structure of Figure 1a,

도 2a 및 도 2b는 본 발명에 의한 코너 게이트형 NPNP 사이리스터 소자 구조를 도시한 것으로,2A and 2B illustrate a corner gate type NPNP thyristor device structure according to the present invention.

도 2a는 그 평면도,2a is a plan view thereof;

도 2b는 도 2a의 X-X 절단면 구조를 도시한 수직단면도이다.Figure 2b is a vertical cross-sectional view showing the X-X cross section structure of Figure 2a.

상기 목적을 달성하기 위하여 본 발명에서는, N형 반도체 기판 내의 제 1 표면쪽 소정 부분에 형성된 P형의 게이트 영역과; 상기 기판 내의 제 2 표면쪽에 형성된 P형의 애노드 영역과; 상기 기판과 상기 애노드 영역을 관통하여 형성된 P+형의 소자분리영역과; 소정의 접합 깊이를 가지도록 상기 게이트 영역 내의 표면쪽 소정 부분에 형성되며, 가장자리부를 따라 복수의 게이트 영역 아일랜드가 구비되어 있는 N+형의 캐소드 영역과; 상기 캐소드 영역 상에 형성된 캐소드 전극과; 상기 게이트 영역 상에 형성된 코너 게이트 전극과; 상기 코너 게이트 전극과 일체로 연결되도록 상기 캐소드 영역의 가장자리부를 따라 배치되며, 상기 게이트 영역 아일랜드와 접속되는 복수의 더미 게이트 전극을 포함하는 게이트 라인; 및 상기 애노드 영역 상에 형성된 애노드 전극으로 이루어진 코너 게이트형 사이리스터 소자가 제공된다.In order to achieve the above object, according to the present invention, there is provided a semiconductor device comprising: a P-type gate region formed in a predetermined portion toward a first surface in an N-type semiconductor substrate; A P-type anode region formed on the second surface side in the substrate; A P + type device isolation region formed through the substrate and the anode region; An N + type cathode region formed at a predetermined surface side in the gate region to have a predetermined junction depth, and having a plurality of gate region islands along an edge portion thereof; A cathode electrode formed on the cathode region; A corner gate electrode formed on the gate region; A gate line disposed along an edge of the cathode region to be integrally connected with the corner gate electrode, the gate line including a plurality of dummy gate electrodes connected to the gate region island; And a corner gate type thyristor element formed of an anode electrode formed on the anode region.

상기 구조를 가지도록 사이리스터 소자를 설계할 경우, 코너 게이트 전극이 형성될 부분 이외에 캐소드 영역의 가장자리부(게이트 영역 아일랜드가 형성되어 있는 부분)를 따라서도 복수의 더미 게이트 전극 형성이 이루어지게 되어, 코너 게이트 전극에 신호전류 인가시 이들 더미 게이트 전극들에도 모두 동일한 신호전류가 걸리게 되므로, 소자의 온-상태 전환시 무효전류 성분을 최소화할 수 있게 된다.When the thyristor element is designed to have the above structure, a plurality of dummy gate electrodes are formed along the edge of the cathode region (where the gate region island is formed) in addition to the portion where the corner gate electrode is to be formed. When the signal current is applied to the gate electrode, all of the dummy gate electrodes are subjected to the same signal current, thereby minimizing the reactive current component during the on-state switching of the device.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 2a 및 도 2b는 본 발명에서 제안된 코너 게이트형 NPNP 사이리스터 소자 구조를 도시한 것으로, 도 2a는 상기 소자를 위에서 내려다 본 평면도를 나타내고 도 2b는 도 2a의 X-X 절단면 구조를 도시한 수직단면도를 나타낸다.2A and 2B show a corner gate type NPNP thyristor device structure proposed in the present invention, FIG. 2A shows a top view of the device from above and FIG. 2B shows a vertical sectional view showing the XX cross section structure of FIG. 2A. Indicates.

도 2a 및 도 2b에 의하면, 본 발명에서 제안된 코너 게이트형 사이리스터 소자는 N형 반도체 기판(1) 내의 제 1 및 제 2 표면(2),(3)쪽에는 P형의 게이트 영역(6)과 애노드 영역(5)이 형성되고, 상기 기판(1)과 애노드 영역(5)을 관통해서는 P+형의 소자분리영역(4)이 형성되며, 상기 게이트 영역(6) 내의 표면쪽에는 가장자리부를 따라 복수의 게이트 영역 아일랜드(6a)가 구비되어 있는 N+형의 캐소드 영역(7a,7b)이 형성되고, 상기 캐소드 영역(7a) 상에는 캐소드 전극(10)이 접속되며, 상기 캐소드 영역(7a) 일측의 게이트 영역(6) 상에는 코너 게이트 전극(9)이 접속되고, 상기 캐소드 영역(7b)의 가장자리부를 따라서는 상기 게이트 영역 아일랜드(6a)와 접속되는 복수의 더미 게이트 전극(9a),(9b),(9c)이 구비된 게이트 라인(9')이 형성되며, 상기 애노드 영역(5) 상에는 애노드 전극(8)이 접속되어 있는 구조로 이루어져 있음을 알 수 있다. 여기서, 미설명 참조번호 11은 절연막을 나타내고, 코너 게이트 전극(9) 내의 점선은 게이트 전극과 게이트 영역(6) 간의 실 접촉면을 나타내며, 더미 게이트 전극(9a),(9b),(9c) 내의 점선은 게이트 전극과 게이트 영역 아일랜드(6a) 간의 실 접촉면을 나타낸다.2A and 2B, the corner gate type thyristor element proposed in the present invention has a P type gate region 6 toward the first and second surfaces 2 and 3 in the N type semiconductor substrate 1. And an anode region 5 are formed, and a P + type isolation region 4 is formed through the substrate 1 and the anode region 5, and along the edge portion of the gate region 6 along the surface side. N + type cathode regions 7a and 7b having a plurality of gate region islands 6a are formed, and a cathode electrode 10 is connected on the cathode region 7a, and the cathode region 7a is disposed on one side of the cathode region 7a. Corner gate electrodes 9 are connected on the gate region 6, and a plurality of dummy gate electrodes 9a, 9b connected to the gate region islands 6a along edges of the cathode region 7b, A gate line 9 'provided with 9c is formed, and an anode is formed on the anode region 5. Pole is 8 shows that consists of a structure in which the connection. Herein, reference numeral 11 denotes an insulating film, and a dotted line in the corner gate electrode 9 represents a real contact surface between the gate electrode and the gate region 6, and in the dummy gate electrodes 9a, 9b, and 9c. The dotted line represents the real contact surface between the gate electrode and the gate region island 6a.

이때, 상기 게이트 영역 아일랜드(6a)는 상기 캐소드 영역(7b) 내의 각 모서리부에 배치되도록 형성되며, 게이트 라인(9')과 코너 게이트 전극(9)은 상기 코너 게이트 전극(9)에 신호전류 인가시 더미 게이트 전극들(9a),(9b),(9c)에도 동일 신호전류가 걸리도록 하기 위하여 캐소드 영역(7b)의 가장자리부를 따라 일체로 연결되도록 형성된다.In this case, the gate region island 6a is formed to be disposed at each corner of the cathode region 7b, and the gate line 9 'and the corner gate electrode 9 are connected to the corner gate electrode 9 with a signal current. In order to apply the same signal current to the dummy gate electrodes 9a, 9b, and 9c during application, the dummy gate electrodes 9a, 9b, and 9c are integrally connected along the edge of the cathode region 7b.

이와 같이, 캐소드 영역(7b)의 가장자리부를 따라 더미 게이트 전극(9a),(9b),(9c)이 구비된 게이트 라인(9')을 별도로 더 형성한 것은 소자의 온-상태 전환시 게이트 전극에 인가되는 신호전류가 캐소드의 전 영역에 걸쳐 유효하게 기여할 수 있도록 하기 위함이다.In this way, the gate lines 9 'provided with dummy gate electrodes 9a, 9b, and 9c are additionally formed along the edges of the cathode region 7b. This is to allow the signal current applied to to effectively contribute to the entire area of the cathode.

따라서, 상기 구조의 사이리스터 소자는 다음의 제 3 단계 공정을 거쳐 제조된다.Therefore, the thyristor element of the above structure is manufactured through the following third step process.

제 1 단계로서, N형 반도체 기판(1)의 제 1 및 제 2 표면(2),(3) 상의 소정 부분에 P+형 소스(예컨대, B)를 각각 침전(deposition)한 후 이를 고온 확산시켜 기판(1) 내의 소자격리영역에 P+형의 소자분리영역(4)을 형성한다.As a first step, a P + type source (e.g., B) is respectively deposited on predetermined portions on the first and second surfaces 2 and 3 of the N-type semiconductor substrate 1, and then hot-diffused. A P + type device isolation region 4 is formed in the device isolation region in the substrate 1.

제 2 단계로서, 상기 기판(1)의 제 1 및 제 2 표면(2),(3) 상으로 P형 소스를 각각 침전한 후 이를 확산시켜 기판(1) 내의 제 1 표면(2)쪽에는 게이트 영역(6)을 형성하고, 기판(1) 내의 제 2 표면(3)쪽에는 애노드 영역(5)을 형성한다. 이어, 상기 게이트 영역(6) 내의 표면쪽에 N+형 소스를 선택적으로 침전한 후 확산시켜 가장자리부(특히, 모서리부)를 따라 복수의 게이트 영역 아일랜드(6a)가 구비되어 있는 구조의 캐소드 영역(7a,7b)을 형성한다.As a second step, the P-type source is deposited on the first and second surfaces 2 and 3 of the substrate 1, respectively, and then diffused so that the first surface 2 in the substrate 1 is A gate region 6 is formed, and an anode region 5 is formed on the side of the second surface 3 in the substrate 1. Subsequently, an N + -type source is selectively precipitated on the surface side in the gate region 6 and then diffused to form a cathode region 7a having a plurality of gate region islands 6a along edges (especially, corners). , 7b).

제 3 단계로서, 금속막 증착 및 이의 식각공정을 통해 상기 기판(1) 상의 제 1 표면쪽에는 코너 게이트 전극(9)과 더미 게이트 전극(9a),(9b),(9c)이 구비된 게이트 라인(9') 및 캐소드 전극(10)을 형성하고, 상기 기판(1) 상의 제 2 표면쪽에는 애노드 영역(5)과 접속되는 애노드 전극(8)을 형성하므로써, 본 공정 진행을 완료한다. 이때, 상기 코너 게이트 전극(9)은 기 언급된 바와 같이 캐소드 영역(7a) 일측의 게이트 영역(6)과 접속되도록 형성되고, 게이트 라인(9')은 상기 코너 게이트 전극(9)과 일체로 연결되도록 캐소드 영역(7b)의 가장자리부를 따라 배치되도록 형성되며, 캐소드 전극(10)은 캐소드 영역(7a)과 접속되도록 형성된다.As a third step, a gate is provided with corner gate electrodes 9 and dummy gate electrodes 9a, 9b, 9c on the first surface side of the substrate 1 through metal film deposition and etching thereof. The process of this process is completed by forming the line 9 'and the cathode electrode 10, and forming the anode electrode 8 connected to the anode region 5 on the second surface side of the substrate 1. At this time, the corner gate electrode 9 is formed to be connected to the gate region 6 on one side of the cathode region 7a as mentioned above, and the gate line 9 'is integrally formed with the corner gate electrode 9. It is formed to be disposed along the edge of the cathode region 7b so as to be connected, and the cathode electrode 10 is formed to be connected to the cathode region 7a.

상기 공정 수순에 의거하여 도 2a 및 도 2b의 구조를 가지도록 사이리스터 소자를 설계할 경우, 코너 게이트 전극이 형성될 부분 이외에 캐소드 영역(7b)의 가장자리부(게이트 영역 아일랜드(6a)가 형성되어 있는 부분)를 따라서도 더미 게이트 전극(9a),(9b),(9c) 형성이 이루어지게 되므로, 코너 게이트 전극(9)에 신호전류 인가시 이들 더미 게이트 전극(9a),(9b),(9c)들에도 모두 동일 신호전류가 인가되게 된다. 이로 인해, 소자를 온-상태로 전환시키고자 할 때 상기 신호전류가 캐소드 영역에 기여하는 효율을 종래보다 높일 수 있게 되므로, 소자 구동시 무효전류 성분을 최소화할 수 있게 될 뿐 아니라 트리거 전류 또한 감소시킬 수 있게 된다.When the thyristor element is designed to have the structures shown in Figs. 2A and 2B based on the above process procedure, the edge portion of the cathode region 7b (the gate region island 6a) is formed in addition to the portion where the corner gate electrode is to be formed. Since the dummy gate electrodes 9a, 9b, and 9c are formed along the portion thereof, these dummy gate electrodes 9a, 9b, and 9c are applied when the signal current is applied to the corner gate electrode 9, respectively. ), The same signal current is applied to all of them. As a result, when the device is to be turned on, the signal current contributes to the cathode area more efficiently than before, thereby minimizing the reactive current component when driving the device, and also reducing the trigger current. You can do it.

이상에서 살펴본 바와 같이 본 발명에 의하면, 게이트 전극에 인가되는 신호전류가 캐소드의 전 영역에 걸쳐 유효하게 기여할 수 있도록 캐소드 영역과 게이트 전극의 구조를 변경해 주므로써, 소자의 온-상태 전환시 무효전류 성분을 최소화할 수 있게 되므로 트리거 특성을 향상시킬 수 있게 된다.As described above, according to the present invention, by changing the structure of the cathode region and the gate electrode so that the signal current applied to the gate electrode can effectively contribute to the entire area of the cathode, the reactive current during the on-state switching of the device Minimizing the components allows for improved trigger characteristics.

Claims (2)

N형 반도체 기판 내의 제 1 표면쪽 소정 부분에 형성된 P형의 게이트 영역과;A P-type gate region formed in a predetermined portion toward the first surface in the N-type semiconductor substrate; 상기 기판 내의 제 2 표면쪽에 형성된 P형의 애노드 영역과;A P-type anode region formed on the second surface side in the substrate; 상기 기판과 상기 애노드 영역을 관통하여 형성된 P+형의 소자분리영역과;A P + type device isolation region formed through the substrate and the anode region; 소정의 접합 깊이를 가지도록 상기 게이트 영역 내의 표면쪽 소정 부분에 형성되며, 가장자리부를 따라 복수의 게이트 영역 아일랜드가 구비되어 있는 N+형의 캐소드 영역과;An N + type cathode region formed at a predetermined surface side in the gate region to have a predetermined junction depth, and having a plurality of gate region islands along an edge portion thereof; 상기 캐소드 영역 상에 형성된 캐소드 전극과;A cathode electrode formed on the cathode region; 상기 게이트 영역 상에 형성된 코너 게이트 전극과;A corner gate electrode formed on the gate region; 상기 코너 게이트 전극과 일체로 연결되도록 상기 캐소드 영역의 가장자리부를 따라 배치되며, 상기 게이트 영역 아일랜드와 접속되는 복수의 더미 게이트 전극을 포함하는 게이트 라인; 및A gate line disposed along an edge of the cathode region to be integrally connected with the corner gate electrode, the gate line including a plurality of dummy gate electrodes connected to the gate region island; And 상기 애노드 영역 상에 형성된 애노드 전극으로 이루어진 것을 특징으로 하는 코너 게이트형 사이리스터 소자.A corner gate type thyristor element, characterized in that consisting of an anode electrode formed on the anode region. 제 1항에 있어서, 상기 게이트 영역 아일랜드는 상기 캐소드 영역의 각 모서리부에 형성된 것을 특징으로 하는 코너 게이트형 사이리스터 소자.The corner gate type thyristor element according to claim 1, wherein the gate region islands are formed at each corner of the cathode region.
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