KR100336283B1 - 유기박막트랜지스터의제조방법및이에의해제조된제품 - Google Patents

유기박막트랜지스터의제조방법및이에의해제조된제품 Download PDF

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Abstract

본 발명은 활성층이 20℃에서 10-3cm2/Vs보다 큰 전계-효과 이동도 및 약 10-9S/cm 내지 약 10-7S/cm의 전도도를 갖는 치환된 프탈로시아닌 배위 화합물의 정렬된 막인 박막, n-채널 트랜지스터를 개시한다. 적합한 치환된 프탈로시아닌의 예는 프탈로 시아닌이 하나 이상의 그의 6원 고리상에 하나 이상의 불소 또는 염소 치환기를 갖는 구리 프탈로시아닌, 아연 프탈로시아닌, 수소 프탈로시아닌 및 주석 프탈로시아닌을 포함한다. 이들 물질로 제조된 박막 디바이스는 약 103이상의 온/오프율(on/off ratio)을 갖는다. 이는 막이 기판 위에 형성될 때 기판을 약 30℃ 내지 약 215℃로 가열하는 방법을 사용하여 디바이스를 제작하는 것이 유리하다.

Description

유기 박막 트랜지스터의 제조방법 및 이에 의해 제조된 제품{METHOD OF MAKING AN ORGANIC THIN FILM TRANSISTOR AND ARTICLE MADE BY THE METHOD}
본 발명은 유기 물질의 활성층을 함유하는 박막 트랜지스터, 및 이러한 트랜지스터를 제조하는 방법에 관한 것이다.
유기 반도체 물질은 발광 다이오드(light-emitting diode), 비선형 광학 디바이스, 및 금속-절연체-반도체 전계-효과 트랜지스터(MIS-FET)와 같은 TFT를 포함하는 다양한 디바이스내에 활성층으로서 사용하기 위해 현재 연구중에 있다. 유기 반도체 물질은 가요성 플라스틱 기판과의 상용성과 같은 가공의 이점 및 스핀-코팅에 의한 도포의 용이성을 제공하므로, 디바이스 제작을 위한 방법에 이들을 사용하는 것은 매우 관심을 끈다. 그러나, 이들 물질이 TFT 디바이스에 사용되는데 유용하려면, 생성된 디바이스가 특정 용도에 적합한 온/오프율(on/off ratio)(소오스/드레인 전류의 비율)을 가져야 한다. 100 정도로 낮은 온/오프율을 갖는 디바이스가 일부 용도에 적합할지라도, 전형적으로 TFT 디바이스는 약 103이상의 온/오프율을 가져야 한다. 온/오프율을 통제하는 유기 반도체 물질의 특성은 캐리어 이동성 및 전도성이다. 유기 반도체 물질은 전형적으로 약 10-8cm2/Vs 내지 1cm2/Vs의 캐리어 이동도를 갖는다. 결국, 캐리어 이동도, 물질 전도도 및 디바이스의 온/오프율 사이의 관계를 기초로 하여, 유기 반도체 물질의 필수 전도도는 물질의 캐리어 이동도 및 요구되는 온/오프율에 의해 규정된다.
도핑된 무정형 유기 반도체의 부류는 브라운(Brown, A.R.) 등의 문헌["A universal relation between conductivity and field-effect mobility in doped amorphous organic semiconductors",Synthetic Materials, Vol. 68, pp. 65-70(1994)]에 기술되어 있다. 브라운 등은 상기 물질의 전도도와 전계-효과 이동도 사이의 선형 관계를 보고하고, 즉 전계-효과 이동도가 증가함에 따라 전도도가 증가한다. 브라운 등이 매우 높은 이동도를 갖는 물질을 보고하지만, 이러한 높은 이동도는 전도도의 감소에 의해 달성되었다. 브라운 등은 높은 온/오프율 및 고이동도가 무정형 유기 반도체로 제작된 디바이스에서 기대되지 않는다고 결론지었다. 따라서, 만족스런 디바이스가 이들 물질로부터 제작되려면, 이들 물질의 전계-효과 이동도 및 전도도는 105이상의 온/오프율을 디바이스에 제공하는 범위내에 존재해야 한다.
본 발명에서는 유기 반도체 물질을 활성층으로 사용하면서 온/오프율이 높은 박막 트랜지스터 및 이의 제조방법을 제공하고자 한다.
도 1은 본 발명의 박막 트랜지스터(TFT) 디바이스의 절단도이다.
도 2는 Cu-프탈로시아닌 막의 전계-효과 이동도와 막이 위에 형성되는 기판의 온도 사이의 관계를 도시한다.
도 3은 불소-치환된 구리 프탈로시아닌 반도체막을 갖는 박막 디바이스의 드레인-소오스(drain-source) 전류 및 드레인-소오스 전압 사이의 관계를 다양한 게이트 전압에서 도시한다.
본 발명은 치환된 유기 반도체 물질을 갖는 반도체 디바이스에 관한 것이다. 이들 유기 반도체 물질은 구리, 아연, 주석, 철 또는 수소로 치환된 프탈로시아닌(본원에서 약자 Pc로 지칭됨)의 배위 화합물이다. 이들 배위 화합물은 정렬된 막을 형성하고, 보다 낮은 전도도에서 무정형의 도핑된 프탈로시아닌보다 높은 전계-효과 이동도를 나타낸다. 배위 화합물의 6원 고리중 하나 이상은 하나 이상의 염소 또는 불소 치환기를 갖는다. 6원 고리가 불소 또는 염소 원자로 완전히 치환되는 것이 유리하다. 6원 고리가 완전히 치환된 본 발명의 실시양태는 하기 화학식 (1)로 나타낸다:
상기 식에서,
X는 구리, 아연 또는 철과 같은 금속 원자이고,
R은 염소 또는 불소이다.
본 발명은 또한 유기 박막 물질을 갖는 박막 디바이스를 제조하는 방법에 관한 것이다.
하나의 실시양태에서, 본 발명은 활성층이 10-3cm2/Vs보다 큰 전계-효과 이동도 및 약 10-9S/cm 내지 약 10-7S/cm의 전도도를 갖는 유기 반도체 물질인 반도체 TFT 디바이스에 관한 것이다. 본 발명의 하나의 실시양태에서, 디바이스는 유기 반도체의 활성층을 갖는 MIS-FET형 TFT이다. 이러한 디바이스는 전형적으로 3개의 이격된 접촉부(예: 금과 같은 전도성 금속)를 갖고, 이들중 2개 이상은 반도체층과 물리적으로 접촉한다. 제 3의 접촉부는 제 1과 제 2의 접촉부 사이의 반도체층을 통해 전류를 제어하도록 적용된다.
본 발명의 TFT 디바이스는 유리, 규소 또는 플라스틱과 같은 종래의 기판 물질상에 형성된다. 유전 물질층은 기판 위에 형성된다. 접촉부중 하나는 기판과 물리적으로 연결되고, 유전 물질층은 다른 2개의 접촉부와 기판 사이에 삽입된다.
본 발명의 다른 실시양태에서, 디바이스는 전자 수송층이 치환된 유기 반도체 물질인 발광 다이오드(LED)이다. 본 발명의 또다른 실시양태에서, 디바이스는 태양 전지이다. 태양 전지는 2개의 물질층으로 이루어진 p-n 접합부를 갖는다. n층은 본 발명의 전자 수송성 치환된 유기 반도체 물질이다.
본 발명의 방법에서, 프탈로시아닌 배위 화합물층은 가열된 기판상에 형성된다. 프탈로시아닌 배위 화합물이 가열된 기판상에 형성되는 경우, 디바이스 성능은 향상된다. 특히, 기판의 온도가 약 30℃ 내지 약 215℃이고 프탈로시아닌의 층이 기판상에 형성되는 경우, 생성된 디바이스의 이동도는 프탈로시아닌의 층이 가열되지 않은 기판상에 형성되는 유사한 디바이스에 비해 높다. 유리한 이동도가 관찰되는 온도의 범위는 프탈로시아닌 배위 화합물내의 배위 금속에 따라 달라진다. 예를 들면, 배위 금속이 구리이면, 유리한 이동도는 약 30℃ 내지 약 215℃ 범위 전반에 걸쳐 관찰된다. 배위 금속이 아연이면, 유리한 이동도는 기판의 온도가 약 125℃ 내지 약 215℃인 범위에서 관찰된다. 배위 금속이 철이면, 유리한 이동도는 기판의 온도가 약 100℃ 내지 약 215℃인 범위에서 관찰된다.
본 발명의 치환된 프탈로시아닌 배위 화합물은 n-채널 물질(즉, 전자가 이들 물질을 통해 수송된다)이다. 따라서, 이들 물질은 n-채널 물질이 필요한 디바이스에 사용된다. 이러한 디바이스는 상보(Complementary) MIS-FET 및바이폴라(Bipolar) 디바이스를 포함하고, 이들은 동일한 기판상에 n-채널 및 p-채널 디바이스 모두를 갖는다. 다른 디바이스의 예는 n-채널 MIS-FET이다. 본 발명의 n-채널 물질은 또한 발광 다이오드(LED) 및 태양 전지에 유용하다.
본 발명은 활성층이 치환된 프탈로시아닌 배위 화합물인 반도체 디바이스 및 이의 제조방법에 관한 것이다. 본 발명의 디바이스는 전류가 활성층을 통해 흐르기 위한 접촉부를 구비한다. 치환된 프탈로시아닌 배위 화합물은 4개의 6원 고리를 갖고, 이들중 하나 이상은 염소 또는 불소와 같은 강한 전자 유인성 기로 치환된다. 배위 화합물내의 4개의 6원 고리 모두가 전자 유인성 기로 완전히 치환되는 것이 유리하다. 6원 고리 모두가 완전히 치환된 본 발명의 실시태양은 하기 화학식 (1)에 의해 예시된다:
화학식 1
배위 이온은 일반적으로 X로 표시된다. 배위 이온이 구리, 아연 또는 철인 것이 유리하다.
본 발명의 하나의 실시태양에서, 디바이스는 n-채널 TFT 디바이스이다. 본발명의 디바이스는 20℃에서 103보다 큰 온/오프율을 갖는다. 원하는 온/오프율을 갖는 디바이스를 수득하기 위해, 프탈로시아닌이 10-3cm2/Vs보다 큰 전계-효과 이동도 및 약 10-9S/cm 내지 약 10-7S/cm의 전도도를 갖는 것이 유리하다. 도 1은 본 발명에 따른 MIS-FET형 디바이스의 한 예를 도시한다. 트랜지스터(20)는 유전 물질층(13)과 금속 접촉부(15)가 위에 형성된 기판(11)이다. 2개의 추가 금속 접촉부(17 및 19)는 유전층(13) 위에 형성된다. 프탈로시아닌 배위 화합물층(21)은 접촉부(17 및 19) 위 및 이들 사이에 형성된다. 당해 분야의 숙련자는 본 발명의 트랜지스터가 본원에 상세하게 설명되지 않은 다양한 상이한 구조로 형성된다는 것을 인식한다.
전술된 디바이스의 기판은 규소, 유리 또는 플라스틱과 같은 통상적인 물질로 제조된다. 접촉부는 본 목적을 위해 금과 같은 통상적인 물질로 제조된다. 유전 물질은 이산화규소, 질화규소(Si3N4) 또는 산화알루미늄(Al2O3)과 같은 통상의 물질이다. 접촉부 및 유전층은 본원에 상세히 기술되지 않은 익히 공지된 통상의 기술을 사용하여 기판상에 형성된다.
실시예를 통하여, MIS-FET형 TFT는 n-도핑된 규소 기판상에 채널 길이 12μm 및 게이트 길이 250μm로 형성된다. 3000Å의 두께를 갖는 이산화규소 층이 기판상에 형성된다. 이산화규소층은 게이트 유전 물질로서 작용하고 약 10nF/cm2의 커패시턴스를 갖는다. 2개의 별도의 금 접촉부가 게이트 유전층상에 형성된다. 프탈로시아닌 배위 화합물의 막이 게이트 유전층상에 형성되고, 접촉부가 유전층상에 형성된다. 프탈로시아닌막이 가열된 기판상에 형성된다. 기판의 온도는 약 30℃ 내지 약 215℃이다. 전술된 바와 같이, 생성된 디바이스의 유리한 이동도가 관찰된 기판 온도 범위는 프탈로시아닌 배위 화합물내의 배위 금속에 따라 달라진다. 예를 들면, 배위 금속이 구리인 경우, 유리한 이동도는 약 30℃ 내지 약 215℃ 범위의 전반에 걸쳐 관찰된다. 그러나, 배위 금속이 철인 경우, 유리한 이동도는 약 100℃ 내지 약 215℃ 범위의 전반에 걸쳐 관찰된다.
프탈로시아닌막은 진공 침착과 같은 통상의 기술을 사용하여 기판상에 형성된다. 프탈로시아닌막의 두께가 약 30nm 내지 약 100nm인 것이 유리하다. 이렇게 형성된 TFT는 20℃에서 104보다 큰 온/오프율을 갖는다.
본 발명의 다른 실시태양에서, 디바이스는 전자 수송층이 치환된 유기 반도체 물질인 발광 다이오드(LED)이다. 적합한 LED상의 한 예는 ITO 전극과 같은 통상의 양극이 위에 형성되는 유리 기판 또는 투명한 플라스틱 기판일 수 있다. 양극상에 정공 수송층이 형성된다. 정공 수송층에 적합한 물질의 예는 구리 프탈로시아닌, 방향족 디아민, 폴리비닐카바졸 및 폴리페닐렌 비닐렌을 포함한다. 이들 층에 적합한 두께는 약 30nm 내지 약 100nm이다. 이미터층은 정공 수송층상에 형성된다. 통상의 이미터 물질이 적합한 것으로 고려되고 LED의 요구되는 색상을 기초로 선택된다. 이미터층의 두께는 약 10nm 이하이다. 전자 수송층은 이미터층상에 형성된다. 전자 수송층은 약 5nm 내지 약 20nm의 두께를 갖는다. 음극은 전자수송층상에 형성된다. 음전극은 약 40nm 이상의 두께를 갖는다. 음극에 적합한 물질은 예컨대 알루미늄 및 칼슘을 포함한다.
다른 실시양태에서, 개개의 이미터층은 존재하지 않는다. 이들 실시양태에서, 정공 수송층 또는 전자 수송층은 이미터 물질로 도핑되거나, 정공 수송 물질은 또한 발광 물질이다.
본 발명의 다른 실시양태에서, 디바이스는 태양 전지이다. 태양 전지는 2개의 물질층으로 이루어진 p-n 접합부를 갖는다. n층은 본 발명의 전자 수송성 치환된 유기 반도체 물질이다. 태양 전지에 대한 적합한 예는 ITO 전극과 같은 통상적인 전극이 형성된 유리 기판 또는 투명한 플라스틱 기판이다. 전극상에 치환된 프탈로시아닌 n-채널 반도체 물질이 형성된다. p-채널 반도체 물질층은 n-채널 반도체층상에 형성된다. 적합한 p-채널 물질의 예는 메탈로포르피린, 퀴나크리돈 안료, 폴리아세틸렌 및 폴리피롤을 포함한다. n-채널층 및 p-채널층 모두는 약 10nm 내지 약 1μm의 두께를 갖는다. 통상의 금속(예: 금, 은, 알루미늄 및 인듐) 전극은 p-채널층상에 형성된다.
실시예 1
백금(Pt), 구리(Cu), 아연(Zn), 니켈(Ni), 철(Fe), 주석(Sn) 및 수소(H2)를 갖는 프탈로시아닌 배위 화합물을 시중 공급업자로부터 구입하였다. 편리하게, 프탈로시아닌 배위 화합물을 일반적으로 X-Pc[여기서, X는 배위 이온(예: Pt, Fe, H2등)의 일반명이다]로 지칭한다. 이후에, 이들 물질을 약 8 x 10-4Torr 및 약 380℃에서 승화시킴으로써 정제시켰다. 이 승화 공정을 총 3회 수행하였다.
활성층으로서 상기 정의된 프탈로시아닌 배위 화합물을 사용하여 디바이스를 형성시켰다. 프탈로시아닌 배위 화합물층(21)을 기판상에 형성하여 도 2에 도시되고 위에 일반적으로 기술된 디바이스(20)를 형성시켰다. 본 실시예에서, 기판이라는 용어는 2개의 접촉부(17 및 19)를 위에 갖는 게이트 유전층(13)이 위에 형성된 규소 기판(11)의 구조물을 지칭하는데 사용된다. 제 3 접촉부(15)은 규소 기판상에 직접 형성된다.
각각의 막의 침착시, 기판의 온도를 제어하여 프탈로시아닌층의 이동도 및 전도도에 대한 기판 온도의 효과를 측정하였다. 각각의 상기 정의된 프탈로시아닌 배위 화합물의 개개의 막을 30℃, 125℃ 및 200℃로 가열된 기판 위에 형성시켰다. 각각의 막을 2 x 10-6torr의 압력하에 증발실내에서 진공 침착을 사용하여 형성시켰다. 프탈로시아닌의 약 50mg을 텅스텐 보우트(boat)내에 넣었다. 보우트를 통상의 증발기 시스템내에 넣었다. 기판을 또한 구리 블록상의 증발기내에 넣었다. 온도 제어기(기판의 온도를 제어하는데 사용됨)를 사용하여 구리 블록의 온도를 제어하였다. 보우트를 약 380℃로 가열하고, 프탈로시아닌막을 1초당 약 4Å 내지 약 5Å의 속도로 형성시켰다.
전술된 바와 같이 제조된 다양한 막의 전계-효과 이동도 및 전도도를 하기 표 1에 제시한다. 막의 형성시 막의 전계-효과 이동도 및 전도도에 대한 기판 온도의 효과를 표 1에 기록한다.
물질 특성 기판 온도
30℃ 125℃ 200℃
Cu-Pc 이동도(cm2/Vs)전도도(S/cm)온/오프율 6.0 x 10-41.8 x 10-93.7 x 104 2 x 10-24 x 10-94 x 105 6.7 x10-33.1 x 10-91.7 x 105
Zn-Pc 이동도(cm2/Vs)전도도(S/cm)온/오프율 2.3 x 10-41.4 x 10-912 2.4 x 10-31.1 x 10-82.2 x 104 2.8 x 10-31 x 10-72 x 103
H2-Pc 이동도(cm2/Vs)전도도(S/cm)온/오프율 1.3 x 10-36.4 x 10-7160 2.6 x 10-32.2 x 10-98.1 x 104 5.6 x 10-72.1 x 10-926
Sn-Pc 이동도(cm2/Vs)전도도(S/cm)온/오프율 7.3 x 10-51.9 x 10-736 3.4 x 10-32.4 x 10-81.6 x 104 측정할 수 없음4.8 x 10-8측정할 수 없음
Fe-Pc 이동도(cm2/Vs)전도도(S/cm)온/오프율 3.6 x 10-55.1 x 10-9570 6.9 x 10-46.8 x 10-7110 1.1 x 10-51 x 10-7100
Pt-Pc 이동도(cm2/Vs)전도도(S/cm)온/오프율 1.5 x 10-42.2 x 10-7120 1.5 x 10-42.7 x 10-780 9 x 10-54.7 x 10-92.6 x 103
Ni-Pc 이동도(cm2/Vs)전도도(S/cm)온/오프율 7 x 10-63.9 x 10-9120 3 x 10-56.2 x 10-8110 5.4 x 10-56.4 x 10-9110
표 1에 기록된 전계-효과 이동도를 하기 수학식 (1)을 사용하여 계산하였다:
상기 식에서,
W는 채널 폭(250μm)이고,
L은 채널 길이(12μm)이고,
Ci는 게이트 유전체의 단위 면적당 커패시턴스(10nF/cm2)이다.
상기 정의된 식을 사용하여 전계-효과 이동도(μ)을 계산하기 위해, 디바이스의 역치 전압(VO)을 IDS가 0으로 되돌아가는 측정 값으로부터 외삽함으로써, 포화 영역에서 드레인-소오스 전류(IDS)의 제곱근과 디바이스의 게이트 전압(VG) 사이의 관계로부터 측정하였다. 포화 영역에서의 IDS를, 주어진 VG에서 드레인-소오스 전압(VDS)과 드레인-소오스 전류 사이의 관계를 관찰함으로써 측정한다. 포화 영역에서의 IDS는 드레인-소오스 전압이 증가함에 따라 더이상 증가하지 않는다. 포화 영역에서의 IDS는 VG에 따라 달라진다. VO를 측정하는 방법은 통상적이고 당해 분야의 숙련자에게 잘 공지된 방법이다.
표 1에 기록된 전계-효과 이동도는 평균값이다. 디바이스를 표 1에 기록된 모든 물질 및 모든 온도마다 2개의 기판을 사용하여 형성하였다. 예를 들면, Cu-Pc막을 갖는 디바이스를 기록된 온도 각각에 대해 2개씩, 즉 총 6개의 기판상에서 형성시켰다. 20개 이상의 디바이스를 각각의 기판상에 형성시켰다.
온/오프율은, 포화시 VG가 드레인 전압(VD)과 같거나 큰 경우에 흐르는 드레인 전류(ID1) 대 VG가 0인 경우에 흐르는 드레인 전류(ID2)의 비율이다. 예를 들면, VD및 VG모두가 -100V일 때 IDS가 8 x 10-5A이고, VG가 0이고 VD가 -100V일 때 IDS가 1x 10-11A이면, 디바이스의 온/오프율은 8 x 106이다.
발명자가 특정 이론으로 얽매려는 것은 아니지만, 디바이스의 성능이 프탈로시아닌막의 형태와 관련된다고 생각된다. 표 1에 제시된 막의 X-선 회절 분석은, 막이 위에 형성된 기판의 온도가 증가함에 따라 대부분의 막의 온도도 상승함(즉, 막은 덜 무정형이 된다)을 제시한다. 막의 정렬을 (200) 격자면으로부터 생성된 X-선 회절 트레이스로부터 측정하였다. 단일 피크를 갖는 트레이스는 매우 잘 정렬된 막을 나타내었다. 이 피크의 세기는 막이 위에 형성된 기판의 온도가 증가함에 따라 증가되는 것으로 관찰되었다.
결국, 막의 정렬은 물질의 전계-효과 이동도와 관련되는 것으로 나타난다. 표 1의 데이터를 관찰하면, 기판의 온도가 30℃로부터 125℃로 증가함에 따라 대부분의 막의 전계-효과 이동도는 증가하였다. 상기에서 지적한 바와 같이, 막의 형성시 기판 온도가 증가함에 따라 막의 정렬도 또한 증가하였다. 그러나, 표 1은 또한 침착시 기판 온도가 125℃로부터 200℃로 증가함에 따라 전계-효과 이동도가 감소한다는 것을 제시한다. 상기 효과는 막 불연속성이 보다 높은 온도에서 증가하고 이들 불연속성이 전계-효과 이동도에 대해 부정적인 효과를 갖는다는 사실로 설명될 수 있다.
막 형성시의 기판의 온도와 Cu-Pc 막의 전계-효과 이동도 사이의 관계를 도 2에 도시한다. 도 2는 기판의 온도가 약 30℃로부터 약 140℃로 증가함에 따라 Cu-Pc 막의 전계-효과 이동도가 증가함을 도시한다. 140℃ 이상의 기판의 온도에서, 상기 경향이 반전되어, 온도가 증가함에 따라 전계-효과 이동도는 감소한다.
본 발명의 치환된 프탈로시아닌은 n-형의 반도체이다(즉, 전자 수송 물질). 본 물질은 또한 공기중에 안정하다. 본원에서, 공기중에 안정하다는 것은, 반도체 물질의 전자 수송성이 공기-함유 대기중에서 시간의 경과에 따라 실질적으로 감소되지 않음을 의미한다.
실시예 2
F16CuPc, F16ZnPc, F16CoPc 및 Cl16FePc 화합물을 알드리치 케미칼 캄파니(Aldrich Chemical company)로부터 구입하였다. 시아나이드-치환된 구리 프탈로시아닌((CN)8CuPc)을 홀(Whorle, D.) 등의 문헌 "Makromol. Chem., Vol. 181, p.2127(1980)"에 기술된 절차에 따라 합성하였다. 구리 테트라-2,3-피라지노포피라진(PyCuPc)(피라진 유도된 구리 프탈로시아닌)을 슬렛웨인(Schlettwein, D.) 등의 문헌 "J. Electrochem. Soc., Vol. 136, p.2882(1989)"에 기술된 절차에 따라 제조하였다. 이후에, 이들 물질을 약 8 x 10-4Torr 미만의 압력 및 약 380℃의 온도에서 2회 승화시킴으로써 정제시켰다. 구리 테트라-2,3-피라지노포피라진은 하기 화학식 (2)의 구조를 갖는다:
활성층으로서 상기 확인된 프탈로시아닌 배위 화합물을 사용하여 디바이스를 형성시켰다. 전술된 각각의 프탈로시아닌 배위 화합물층(21)을 개개의 n-도핑된 규소 기판상에 도포하여, 도 2에 도시되고 위에 일반적으로 기술된 디바이스(20)를 형성시켰다. 본 실시예에서, 기판이라는 용어는 2개의 접촉부(17 및 19)를 위에 갖는 게이트 유전층(13)이 위에 형성된 규소 기판(11)의 구조물을 지칭하는데 사용한다. 제 3 접촉부(15)를 규소 기판상에 직접 형성한다. 유전층은 두께가 300nm이고 10nF/cm2의 단위면적당 커패시턴스(Ci)를 갖는다. 접촉부는 금 접촉부이었다. 디바이스를 25μm, 12μm, 4μm 및 1.5μm의 채널 길이를 갖게 제조하였다.
각각의 막의 침착시 기판의 온도를 제어하여 프탈로시아닌층의 이동도 및 전도도에 대한 기판 온도의 효과를 측정하였다. 상기 확인된 치환된 프탈로시아닌 배위 화합물의 개개의 막을 30℃, 125℃ 및 215℃의 온도로 가열된 기판 위에 형성시켰다. 각각의 막을 2 x 10-6Torr의 압력하에 증발실내에서 진공 침착을 사용하여 형성시켰다. 프탈로시아닌 약 50mg을 텅스텐 보우트내에 넣었다. 보우트를 통상의 증발기 시스템내에 넣었다. 기판을 또한 증발기내의 구리 블록상에 넣었다. 이어, 온도 제어기를 사용하여 기판의 온도를 제어하고 온도 제어기를 사용하여 기판의 온도를 제어하였다. 보우트를 약 380℃로 가열하고, 프탈로시아닌막을 1초당 약 0.4nm 내지 약 0.5nm의 속도로 형성시켰다.
이들 디바이스의 전기적 특성을 다른 지시가 없는한 진공하에 측정하였다. 전류-전압 특성을 휴렛트-팩카드(Hewlett-Packard)(HP) 4145B 분석기를 사용하여 수득하였다. 치환된 프탈로시아닌 배위 화합물의 전계-효과 이동도를 상기 실시예에 기술된 방법을 사용하여 계산하였다. 이들 디바이스의 계산된 전계-효과 이동도를 하기 표 2에 요약한다.
물질 기판 온도에서의 이동도(cm2/Vs)
30℃ 125℃ 215℃
F16CuPc 5 x 10-3 3 x 10-2 2 x 10-2
F16ZnPc 1.7 x 10-5 4.6 x 10-4 1.2 x 10-3
F16CoPc 1.8 x 10-6 4.5 x 10-5 4.3 x 10-5
F16FePc 5.5 x 10-4 5.8 x 10-3 1.3 x 10-3
Cl16FePc 전계-효과 이동도는 관찰되지 않음 2.7 x 10-5 215℃에서 화합물은 탈착됨
(CN)8CuPc 화합물은 승화될 수 없음 화합물은 승화될 수 없음 화합물은 승화될 수 없음
PyCuPc 화합물은 승화될 수 없음 화합물은 승화될 수 없음 화합물은 승화될 수 없음
침착 온도가 30℃로부터 125℃로 증가하는 경우 디바이스의 이동도는 확연하게 증가하였다. 임의의 디바이스의 이동도는 침착 온도가 약 150℃로 증가하는 경우 감소하는 것으로 관찰되었다. 그러나, 발명자는 특정 이론에 얽매려는 것은 아니지만, 이들은 상승된 온도에서 형성된 치환된 프탈로시아닌막이 전자 수송을 위한 유리한 형태를 갖는다고 생각한다. 그러나, 생성된 디바이스의 기판 온도와 이동도 사이의 관계는 치환된 프탈로시아닌 배위 화합물내의 배위 금속에 따라 어느정도 달라진다. 예를 들면, 배위 금속이 구리인 경우, 유리한 이동도가 약 30℃ 내지 약 215℃ 전반에 걸쳐 관찰되었다. 그러나, 배위 금속이 철인 경우, 유리한 이동도가 약 100℃ 내지 약 215℃에 걸쳐 관찰되었다. 배위 금속이 아연인 경우, 유리한 이동도가 약 125℃ 내지 약 215℃에 걸쳐 관찰되었다.
표 2에 기록된 측정된 전계-효과 이동도에서, 불소화된 프탈로시아닌의 측정된 이동도가 최고로 높았다. 시아노-치환된 프탈로시아닌 및 피라진 유도된 구리 물질은 기판상으로 승화되기 전에 분해되었다.
할로겐-치환된 프탈로시아닌은 공기중에 안정한 것으로 관찰되었다. 할로겐-치환된 프탈로시아닌 반도체를 갖는 디바이스의 전자 이동도 및 온/오프율은, 디바이스가 6개월 이상 동안 개방된 공기중에 저장된 후에도 실질적으로 변화하지 않았다. 그러나, 30℃에서 염소-치환된 프탈로시아닌 물질로 형성된 디바이스는 측정가능한 전계-효과 이동도를 입증하지 못하였고, 염소-치환된 물질은 215℃에서 탈착되었다(즉, 막을 형성하지 못했다). 따라서, 불소-치환된 프탈로시아닌 물질이 염소-치환된 프탈로시아닌 물질보다 광범위한 조건하에 침착될 수 있는 것으로 나타난다.
도 3은 125℃에서 기판상에 침착된 F16CuPc 반도체를 갖는 디바이스로부터 수득된 전류-전압 곡선이다. 드레인-소오스 전류(μA)를 다양한 게이트 전압에서 드레인-소오스 전압(V)의 함수로서 기록한다. 측정된 디바이스는 12μm의 채널 길이를 갖는다. 침착된 막은 n-채널 트랜지스터로서 사용된다. 디바이스에 인가되는 게이트 전압이 증가함에 따라, 전자의 반도체막으로의 투입이 증가함(드레인-소오스 전류가 증가함에 따라 드레인-소오스 전압이 증가함을 나타냄)이 관찰되었다. 도 3에 기록된 데이터로부터, 상기 디바이스의 전계-효과 이동도를 상기 실시예 1에 기술된 방법을 사용하여 계산한 결과 0.03cm2/Vs이었다.
본 발명에 따라서, 10-3cm2/Vs보다 큰 전계-효과 이동도 및 약 10-9S/cm 내지 약 10-7S/cm의 전도도를 갖는 프탈로시아닌 배위 화합물을 활성층으로서 사용하여 높은 온/오프율을 가지며 공기중의 안정성 및 침착성이 개선된 유기 박막 트랜지스터 및 이의 제조 방법이 제공되었다.

Claims (9)

  1. 하기 화학식 (1)의 구조를 갖는 치환된 프탈로시아닌 배위 화합물층이 위에 형성된 기판, 및 상기 치환된 프탈로시아닌 배위 화합물층을 통해 전류를 인가하는 접촉부를 포함하는 반도체 디바이스:
    화학식 1
    상기 식에서,
    X는 구리, 철 및 아연으로 이루어진 군으로부터 선택되고,
    R은 전자-유인성 치환기이고, 여기서 하나 이상의 6원 고리는 하나 이상의 R 치환기를 갖는다.
  2. 제 1 항에 있어서,
    R이 불소 및 염소로 이루어진 군으로부터 선택되는 반도체 디바이스.
  3. 제 1 항에 있어서,
    103이상의 소오스-드레인(source-drain) 전류의 온/오프율(on/off ratio)을 갖는 박막 트랜지스터(이때, 치환된 프탈로시아닌 배위 화합물은 20℃에서 10-3cm2/Vs보다 큰 전계-효과 이동도 및 10-9S/cm 내지 10-7S/cm의 전도도를 갖는다)인 반도체 디바이스.
  4. 제 3 항에 있어서,
    치환된 프탈로시아닌 배위 화합물의 층이 30nm 내지 100nm의 두께를 갖는 반도체 디바이스.
  5. 제 4 항에 있어서,
    치환된 프탈로시아닌 배위 화합물의 층이 정렬된 층인 반도체 디바이스.
  6. 제 5 항에 있어서,
    반도체 디바이스가 n-채널 금속-절연체-반도체 전계-효과 트랜지스터(MIS-FET)인 반도체 디바이스.
  7. 제 2 항에 있어서,
    6원 고리가 전자 유인성 기로 완전히 치환된 반도체 디바이스.
  8. 제 2 항에 있어서,
    반도체 디바이스가 발광 다이오드(light-emitting diode)인 반도체 디바이스.
  9. 제 2 항에 있어서,
    반도체 디바이스가 태양 전지인 반도체 디바이스.
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