KR100334230B1 - 반도체장치 - Google Patents

반도체장치 Download PDF

Info

Publication number
KR100334230B1
KR100334230B1 KR1020000006817A KR20000006817A KR100334230B1 KR 100334230 B1 KR100334230 B1 KR 100334230B1 KR 1020000006817 A KR1020000006817 A KR 1020000006817A KR 20000006817 A KR20000006817 A KR 20000006817A KR 100334230 B1 KR100334230 B1 KR 100334230B1
Authority
KR
South Korea
Prior art keywords
die
mounting substrate
substrate
mounting
semiconductor device
Prior art date
Application number
KR1020000006817A
Other languages
English (en)
Other versions
KR20010081413A (ko
Inventor
밍-퉁 센
Original Assignee
밍-퉁 센
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 밍-퉁 센 filed Critical 밍-퉁 센
Priority to KR1020000006817A priority Critical patent/KR100334230B1/ko
Publication of KR20010081413A publication Critical patent/KR20010081413A/ko
Application granted granted Critical
Publication of KR100334230B1 publication Critical patent/KR100334230B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

본 발명의 반도체장치는 설치기판, 지지기판, 다이(die) 및 다수의 전기도체를 포함하여 구성된다. 전기배선이 배치되는 제1표면과 이 제1표면과는 반대 면인 제2표면을 포함하는 설치기판에는 제1표면과 제2표면을 관통하는 수용 구멍(receiving hole)이 형성되어 있다. 상기 지지기판은 금속재질로 이루어지고 상기 설치기판의 수용 구멍에 수용되는 형상으로 이루어지고, 상기 설치기판의 수용 구멍에 수용된 지지기판은 설치기판의 수용 구멍을 규정하는 주변 벽과 지지기판 사이에서 적어도 하나의 다이 수용 캐비티(die receiving cavity)를 형성한다. 상기 다이는 다수의 본딩 패드(bonding pad)를 구비한 패드 설치면을 포함하고, 상기 다이 수용 캐비티에 수용된다. 상기 전기도체는 상기 설치기판의 제1표면상의 대응하는 전기배선과 상기 다이의 본딩 패드를 접속시킨다.

Description

반도체장치 {SEMICONDUCTOR DEVICE}
본 발명은 반도체장치에 관한 것으로, 보다 상세하게는 간편하게 제조되는 반도체장치에 관한 것이다.
최근에는 기판을 겸하는 반도체장치가 일반적으로 사용된다. 기판의 한쪽 면에만 다이를 형성하는 제조방법은 기판의 양쪽 면에 다이를 형성하는 제조방법과는 다르다. 따라서, 이러한 다른 요구조건을 만족시키기 위해서는 다른 기판을 준비할 필요가 있으며, 이에 따라 보다 많은 재료가 비축되어야 하므로 비축비용이 상승하게 된다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위하여 이루어진 것으로, 간단하게 제조되는 반도체장치를 제공하고자 함에 그 목적이 있다.
본 발명의 일 실시형태에 있어서, 본 발명의 반도체장치는 설치기판, 지지기판, 다이(die) 및 다수의 전기도체를 포함하여 구성된다. 상기 설치기판은 소정의 전기배선이 배치되는 제1표면과 이 제1표면과는 반대 면인 제2표면을 포함한다. 또한, 상기 설치기판에는 제1표면과 제2표면을 관통하는 수용 구멍(receiving hole)이 형성되어 있다. 상기 지지기판은 금속재질로 이루어지고 상기 설치기판의 수용 구멍에 수용되는 형상으로 이루어져 있다. 상기 지지기판은 상기 설치기판의 수용 구멍에 수용되어, 상기 설치기판의 수용 구멍을 규정하는 주변 벽과 지지기판 사이에서 적어도 하나의 다이 수용 캐비티(die receiving cavity)를 형성한다. 상기 다이는 다수의 본딩 패드(bonding pad)를 구비한 패드 설치면을 포함하고 상기 다이 수용 캐비티에 수용되어 있다. 상기 전기도체는 상기 다이의 본딩 패드를 상기 설치기판의 제1표면상의 대응하는 전기배선과 접속시킨다.
본 발명의 다른 실시형태에 있어서, 본 발명의 반도체장치는 설치기판, 지지기판, 다이, 커버 플레이트(cover plate) 및 다수의 전기도체를 포함하여 구성된다. 상기 설치기판은 그 위에 소정의 전기배선이 설치된 제1표면과 이 제1표면과는 반대 면인 제2표면을 포함한다. 또한, 상기 설치기판에는 제1표면과 제2표면을 관통하는 수용 구멍이 형성되어 있다. 상기 지지기판은 금속재질로 이루어지고 상기 설치기판의 수용 구멍에 수용되는 형상으로 이루어져 있다. 상기 지지기판은 상기 설치기판의 수용 구멍에 수용되어, 상기 설치기판의 수용 구멍을 규정하는 주변 벽과 지지기판 사이에서 적어도 하나의 다이 수용 캐비티를 형성한다. 상기 다이는 다수의 본딩 패드를 설치하기 위한 패드 설치면을 포함하고 상기 다이 수용 캐비티에 수용되어 있다. 상기 커버 플레이트는 상기 다이의 상측의 다이 수용 캐비티 내에 수용되어 있다. 상기 커버 플레이트에는 다이의 패드를 노출시키기 위한 적어도 하나의 접근 개구(access opening)가 형성되어 있으며, 상기 커버 플레이트는 대기에 노출되고 또한 설치기판의 제1표면상의 대응하는 전기배선과 전기적으로 접속하는 소정의 전기배선이 설치되어 있는 표면을 가지고 있다. 상기 전기도체는 상기 다이의 패드를 상기 커버 플레이트의 표면상의 대응하는 전기배선과 전기적으로 접속시킨다.
도1은 본 발명의 제1실시예에 따른 반도체장치의 부분 단면도,
도2는 본 발명의 제1실시예에 따른 반도체장치의 기판의 개략도,
도3은 본 발명의 제1실시예에 따른 반도체장치의 지지기판의 개략도,
도4는 본 발명의 제2실시예에 따른 반도체장치의 부분 단면도,
도5는 본 발명의 제3실시예에 따른 반도체장치의 부분 단면도,
도6은 본 발명의 제3실시예에 따른 반도체장치의 커버 플레이트(cover plate)의 개략도,
도7은 본 발명의 제3실시예에 따른 반도체장치의 접착층의 개략도,
도8은 본 발명의 제4실시예에 따른 반도체장치의 부분 단면도,
도9는 본 발명의 제5실시예에 따른 반도체장치의 부분 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
1 : 설치기판 2 : 지지기판
3 : 제1다이 3' : 제2다이
4 : 제1전기도체 4' : 제2전기도체
5 : 피복층 6 : 커버 플레이트
10 : 제1표면 11 : 제2표면
12 : 수용 구멍 13 : 도금 바이어(via)
14 : 전기배선 15 : 납땜 볼
16 : 고정 구멍
이하, 본 발명의 바람직한 실시예에 대하여 도면을 참조하여 상세히 설명한다.
도1 및 도2에 도시한 바와 같이, 본 발명의 제1실시예에 따른 반도체장치는, 설치기판(1), 지지기판(2), 다이(3) 및 다수의 전기도체(4)를 포함하여 구성된다.
상기 설치기판(1)은 다수의 전기배선(14)이 배치되는 제1표면(10)과 이 제1표면(10)과는 반대 면인 제2표면(11)을 포함하여 구성되어 있다. 또한, 상기 설치기판(1)에는 하나의 수용 구멍(12)과 다수의 도금 바이어(plated via)(13)가 형성되어 있다. 상기 구멍(12)과 바이어(13)는 제1표면(10)과 제2표면(11)을 관통한다. 도금 바이어(13)의 벽은 대응하는 전기배선(14)에 전기적으로 접속되는 도전 재료로 전기 도금되어 있다. 상기 설치기판(1)에는 다수의 도전성 땜납 볼(ball)(15)이 더 설치되어 있다. 상기 땜납 볼(15)은 상기 설치기판(1)의 표면(10,11)중 어느 한 표면상에 설치되고, 대응하는 도금 바이어(13)와 정렬되며, 상기 도금 바이어(13)의 도전성 재료와 전기적으로 접속된다. 제1실시예에서는 상기 수용 구멍(12)이 직사각형이고, 설치기판(1)에는 4개의 고정 구멍(fixing hole)(16)이 형성되어 있으며, 상기 각각의 고정 구멍(16)은 수용 구멍(12)의 모서리 근방에 위치하고 상기 수용 구멍(12)과 트여 있다.
상기 지지기판(2)은 금속재료로 이루어지고 도3에 도시한 바와 같이 상기 설치기판(1)의 수용 구멍(12)과 고정 구멍(16)에 수용되는 형상으로 이루어져 있다. 상기 지지기판(2)은 상기 설치기판(1)의 수용 구멍(12)에 꼭 맞게 끼워져 있으며, 상기 지지기판(2)의 네 개의 모서리 부분(20)은 추가적인 방향 설정을 위하여 상기 설치기판(1)의 대응하는 고정 구멍(16)까지 뻗어 있다. 따라서, 다이 수용 캐비티는 상기 설치기판(1)의 수용 구멍(12)의 벽과 상기 지지기판(2) 사이에 형성되어 있다.
상기 설치기판(1)의 모든 고정 구멍(16)은 지지기판(2)이 설치기판(1)에 대하여 이동하지 않도록 하기 위하여 에폭시와 같은 적합한 페이스트(paste) 재료(21)로 채워져도 된다.
다이(3)는 다수의 본딩 패드(31)를 설치하기 위한 패드 설치면(30)을 포함하여 구성되고 상기 다이 수용 캐비티 내에 수용되어 있다. 상기 다이(3)는 그 다이(3)와 상기 지지기판(2)사이에 위치한 접착층(32)에 의하여 고정되어 있다.
전기도체(4)는 상기 다이(3)의 본딩 패드(31)를 상기 설치기판(1)의 제1표면(10)상의 대응하는 전기배선에 전기적으로 접속하기 위하여 사용된다. 본 제1실시예에서는 전기도체(4)는 도전성 금속 와이어이다.
상기 다이(3)와 전기도체(4)를 보호하기 위하여, 상기 다이(3)와 전기도체(4)를 피복하기 위해 사용되는 피복층(5)은 상기 설치기판(1)의 제1표면(10)상에 설치될 수 있다.
땜납 볼(15) 및 다이(3)의 개수와 다이(3)의 본딩 패드(31)의 배열은 소망하는 바와 같이 변경될 수 있다. 한편, 설치기판(1)의 수용 구멍(12)과 지지기판(2)의 형상은 도2 및 3에 도시한 형상에 한정되지 않으며, 동일한 기술적 개념에서 창작된 어떠한 구성도 실시될 수 있다. 또한, 대기에 노출되는 지지기판(2)의 표면은 절연재료층으로 피복되어도 되며, 필요한 경우에는 상기 절연재료층상에 전기배선(도시하지 않음)이 설치될 수 있다.
도4는 본 발명의 제2실시예에 따른 반도체장치를 나타낸 도면이다. 이 제2실시예에 있어서, 반도체장치는 설치기판(1), 지지기판(2), 제1다이(3), 제2다이(3'), 다수의 제1전기도체(4) 및 다수의 제2전기도체(4')를 포함하여 구성된다.
상기 설치기판(1)은 도2에 도시한 전기배선을 위한 제1 및 제2표면(10,11)의 대응하는 레이아웃을 포함하고, 또한 상기 제1 및 제2표면을 관통하는 하나의 수용 구멍(12)과 다수의 도금 바이어(13)를 포함한다. 각각의 도금 바이어(13)의 벽은 설치기판(1)의 대응하는 전기배선에 전기적으로 접속되는 도전재료로 전기도금된다. 또한, 설치기판(1)은 다수의 땜납 볼(15)을 포함한다. 도전성 땜납 볼(15)은 상기 설치기판(1)의 표면(10,11)중 어느 한 표면상에 형성되고, 대응하는 도금 바이어(13)와 정렬되며, 대응하는 도금 바이어(13)의 도전성 재료와 전기적으로 접속된다. 제2실시예에 있어서, 수용 구멍(12)은 직사각형이고 설치기판(1)에는 네 개의 고정 구멍(16)이 형성되어 있으며, 각각의 고정 구멍(16)은 수용 구멍(12)의 모서리에 인접하여 위치되어 있으며 수용 구멍(12)과 트여져 있다.
제1실시예에서와 마찬가지로, 지지기판(12)은 금속재료로 이루어지고 상기 설치기판(1)의 수용 구멍(12)과 고정 구멍(16)에 수용되는 형상으로 이루어져 있다. 상기 지지기판(2)은 상기 설치기판(1)의 수용 구멍(12)에 꼭 맞게 끼워져 있으며, 상기 지지기판(2)의 네 개의 모서리 부분(20)은 추가적인 방향 설정을 위하여 상기 설치기판(1)의 대응하는 고정 구멍(16)까지 뻗어 있다. 제1실시예의 반도체장치와는 달리, 지지기판(2)은 설치기판(1)의 수용 구멍(12)의 벽과 지지기판(2)의 한 표면 사이에서 제1 다이 수용 캐비티를 형성하고 설치기판(1)의 수용 구멍(12)의 벽과 지지기판(2)의 반대 면 사이에서 제2 다이 수용 캐비티를 형성하도록 설치기판(1)의 수용 구멍(12)내에 수용되어 있다.
제1다이(3)는 다수의 본딩 패드(31)에 대한 패드 설치면(30)을 포함하고, 제1 다이 수용 캐비티 내에 배치된다. 제1다이(3)는 제1다이(3) 및 지지기판(2)사이에 설치된 제1 접착층(32)에 의하여 고정된다.
제1 전기도체(4)의 각각은 제1다이(3)의 본딩(31)을 설치기판(1)의 제1표면(10)상의 대응하는 전기배선(도시하지 않음)과 접속시킨다.
제1다이(3)와 제1전기도체(4)를 보호하기 위하여 제1다이(3)와 제1전기도체(4)를 피복하기 위한 피복층(5)이 설치기판(1)의 제1표면(10)상에 배치된다.
제2다이(3')는 다수의 본딩 패드(31')에 대한 패드 설치면(30')을 구비하고 있으며 제2 다이 수용 캐비티에 의하여 고정되어 있다. 제2다이(3')는 제2다이(3')와 지지기판(2) 사이에 설치된 제2접착층(32')에 의하여 고정되어 있다.
제2전기도체(4')의 각각은 제2다이(3')의 본딩 패드(31')를 설치기판(1)의 제2표면(11)상의 대응하는 전기배선(도시하지 않음)과 전기적으로 접속시킨다.
제2다이(3')와 제2전기도체(4')를 보호하기 위하여, 제2다이(3')와 제2전기도체(4)를 피복하기 위한 제2피복층(5')이 설치기판(1)의 제2표면(11)상에 배치되어 있다.
상기한 바와 같이, 제1실시예의 구성과 제2실시예의 구성이 약간 다르지만, 양 실시예의 설치기판(1)과 지지기판(2)은 비축비용을 현저히 감소시킬 수 있다는 점에서는 동일하다.
도5는 본 발명의 제3실시예에 따른 반도체장치를 나타내는 도면이다. 제3실시예의 구성은 설치기판(1), 지지기판(2), 다이(3), 커버 플레이트(cover plate) 및 다수의 전기도체(4)를 포함한다.
설치기판(1)과 지지기판(2)의 구조는 상기한 두 실시예의 것과 동일하므로 이하에서는 이들 기판(1,2)에 대한 설명은 생략한다.
다이(3)는 다수의 본딩 패드(31)를 설치하기 위한 패드 설치면(30)을 포함하여 구성되고 다이 수용 캐비티 내에 배치된다. 다이(3)는 다이(3)와 지지기판(2)사이에서 접착층(32)에 의하여 고정되어 있다. 제3실시예에서는 다이(3)상의 본딩 패드(31)가 패드 설치면(30)의 거의 중심부에 배치되어 있다.
도6 및 도7에서, 커버 플레이트의 형성은 지지기판(2)의 형상과 동일하고, 커버 플레이트(6)는 다이 수용 캐비티 내측에 그리고 다이(3)의 상측에 배치된다. 꼭 맞게 끼우는 것 이외에도, 또한 커버 플레이트(6)는 커버 플레이트(6)와 다이(3) 사이에 배치된 접착층(64)에 의하여 고정된다. 커버 플레이트(6)와 접착층(64)의 양자는 다이(3)의 패드(31)를 노출시키기 위한 접근 개구(63,65)를포함하여 구성된다. 또한, 대기에 노출된 커버 플레이트(6)의 표면(60)은 소정의 전기배선(62)을 구비하고 있다. 상기 커버 플레이트(6)의 전기배선(62)의 각각은 도전성 실버 아교(silver glue)(7)에 의하여 설치기판(1)의 제1표면(10)상의 전기배선들중 대응하는 하나의 배선과 전기적으로 접속하고 있다.
전기도체(4)의 각각은 다이(3)의 본딩 패드(31)를 커버 플레이트(6)의 표면(60)상의 대응하는 전기배선(62)과 전기적으로 접속한다.
커버 플레이트(6)와 전기도체(4)를 보호하기 위하여, 커버 플레이트(6)와 전기도체(4)를 피복하기 위한 피복층(5)은 설치기판(1)의 제1표면(10)상에 설치될 수 있다.
도8에 있어서, 본 발명의 제4실시예에 따른 반도체장치는 설치기판(1), 지지기판(2), 제1다이(3), 제1 커버 플레이트(6), 다수의 제1 전기배선(4), 제2다이(3'), 제2 커버 플레이트(6') 및 다수의 제2 전기도체(4')를 포함하여 구성된다.
제4실시예에서의 설치기판(1)의 구조는 제2실시예의 구조와 동일하므로 그에 대한 설명은 생략한다.
지지기판(2)의 구조는 상기한 실시예들의 것과 동일하므로 그에 대한 설명은 생략한다. 그러나, 지지기판(2)이 설치기판(1)의 수용 구멍(12)의 벽과 지지기판(2)의 표면들중 하나의 표면 사이에서 제1 다이 수용 캐비티를 형성하고 설치기판(1)의 수용 구멍(12)의 벽과 지지기판(2)의 다른 표면 사이에서 제2 다이 수용 캐비티를 형성하도록 설치기판(1)의 수용 구멍(12)내에 배치되어 있다.
제1다이(3)는 다수의 본딩 패드(31)를 설치하기 위한 패드 설치면(30)을 포함하고, 제1 다이 수용 캐비티의 내측에 배치되어 있다. 제1 다이(3)는 제1다이(3)와 지지기판(2)사이에서 제1접착층(32)에 의하여 고정된다.
제1 커버 플레이트(6)가 제1 다이 수용 캐비티의 내측에 그리고 제1다이(3)의 상측에 배치되어 있는 점은 제3실시예와 동일하다. 꼭 맞게 끼우는 것 이외에도, 또한 제1 커버 플레이트(6)는 제1 커버 플레이트(6)와 제1다이(3)사이에서 접착층(64)에 의하여 고정된다. 제1 커버 플레이트(6)와 접착층(64)은 모두 다이(3)의 본딩 패드(31)를 노출하기 위한 접근 개구(63,65)를 포함하여 구성된다. 또한, 대기에 노출된 제1 커버 플레이트(6)의 표면(60)은 이전 실시예와 같이 소정의 전기배선(도시하지 않음)을 구비하고 있다. 제1 커버 플레이트(6)의 전기배선의 각각은 도전성 실버 아교(7)를 통하여 설치기판(1)의 제1표면(10)의 전기배선들중 대응하는 하나의 배선에 전기적으로 접속하고 있다.
제1 전기도체(4)는 제1다이(3)의 본딩 패드(31)를 제1 커버 플레이트(6)의 표면(60)상의 대응하는 전기배선과 접속하고 있다.
제1 커버 플레이트(6) 및 제1 전기도체(4)를 보호하기 위하여, 제1 커버 플레이트(6) 및 제1 전기도체(4)를 피복하기 위한 제1피복층(5)이 설치기판(1)의 제1표면(10)상에 배치되어 있다.
제2다이(3')는 다수의 본딩 패드(31')를 설치하기 위한 패드 설치면(30')을 포함하고, 제2 다이 수용 캐비티의 내측에 배치되어 있다. 제2다이(3')는 제2다이(3')와 지지기판(2) 사이에서 제2접착층(32')에 의하여 고정되어 있다.
제2 커버 플레이트(6')가 제2 다이 수용 캐비티의 내측에 그리고 제2다이(3')의 상측에 배치되는 점은 제1 커버 플레이트(6)와 동일하다. 꼭 맞게 끼우는 것 이외에도, 또한 제2 커버 플레이트(6')는 제2 커버 플레이트(6')와 제2다이(3')사이에서 접착층(64')에 의하여 고정된다. 제2 커버 플레이트(6')와 접착층(64') 모두는 제2다이(3')의 본딩 패드(31')를 노출하기 위한 접근 개구(63',65')를 포함하여 구성된다. 또한, 대기에 노출된 제2 커버 플레이트(6')의 표면(60')은 소정의 전기배선(도시하지 않음)을 구비하고 있다. 제2 커버 플레이트(6')의 전기배선은 제2 커버 플레이트(6')의 표면에서부터 설치기판(1)의 제1 표면(10)에 걸쳐 있는 도전성 실버 아교(7')를 통하여 설치기판(1)의 제2표면(11)상의 대응하는 전기배선에 각각 전기적으로 접속하고 있다.
제2 전기도체(4')는 제2다이(3')의 본딩 패드(31')를 제2 커버 플레이트(6')의 표면(60')상의 대응하는 전기배선과 접속하고 있다.
제2 커버 플레이트(6') 및 제2 전기도체(4')를 보호하기 위하여, 제2 커버 플레이트(6') 및 제2 전기도체(4')를 피복하기 위한 제2피복층(5')이 설치기판(1)의 제2표면(11)상에 배치되어 있다.
도9에 있어서, 본 발명의 제5실시예에 따른 반도체장치는 설치기판(1), 지지기판(2), 제1다이(3), 커버 플레이트(6), 다수의 제1 전기도체(4), 제2다이(3') 및 다수의 제2 전기도체(4')를 포함하여 구성된다.
설치기판(1)과 지지기판(2)의 구조는 제2 및 제4실시예의 것과 동일하므로 그에 대한 설명은 생략한다.
제1다이(3)는 다수의 본딩 패드(31)를 설치하기 위한 패드 설치면(30)을 포함하고 제1 다이 수용 캐비티에 수용되어 있다. 제1다이(3)는 제1다이(3)와 지지기판(2)사이에서 제1접착층(32)에 의하여 고정되어 있다.
제1 커버 플레이트(6)가 제1 다이(3) 상측의 제1 다이 수용 캐비티에 수용되어 있는 점은 제3 및 제4 실시예와 동일하다. 꼭 맞게 끼우는 것 이외에도, 또한 제1 커버 플레이트(6)는 제1 커버 플레이트(6)와 제1다이(3)사이에서 접착층(64)에 의하여 고정된다. 제1 커버 플레이트(6)와 접착층(64)은 모두 다이(3)의 패드(31)를 노출하기 위한 접근 개구(63,65)를 포함하여 구성된다. 또한, 대기에 노출된 제1 커버 플레이트(6)의 표면(60)에는 소정의 전기배선이 설치되어 있다. 제1 커버 플레이트(6)의 전기배선의 각각은 도전성 실버 아교(7)를 통하여 설치기판(1)의 제1표면(10)의 전기배선들중 대응하는 하나의 배선에 각각 전기적으로 접속하고 있다.
제1 전기도체(4)는 제1다이(3)의 본딩 패드(31)를 제1 커버 플레이트(6)의 표면(60)상의 대응하는 전기배선과 전기적으로 접속시킨다.
제1 커버 플레이트(6)와 제1 전기도체(4)를 보호하기 위하여, 제1 커버 플레이트(6) 및 제1 전기도체(4)를 피복하기 위한 피복층(5)이 설치기판(1)의 제1표면(10)상에 배치되어 있다.
제2다이(3')는 다수의 본딩 패드(31')를 설치하기 위한 패드 설치면(30')을 포함하고 제2 다이 수용 캐비티에 수용되어 있다. 제2다이(3')는 제2다이(3')와 지지기판(2)사이에 배치된 제2접착층(32')에 의하여 고정되어 있다.
제2전기도체(4')는 제2다이(3')의 본딩 패드(31')를 설치기판(1)의 제2표면(11)상의 대응하는 전기배선과 각각 전기적으로 접속한다.
제2다이(3')와 제2전기도체(4')를 보호하기 위하여, 제2다이(3')와 제2전기도체(4')를 피복하기 위한 제2피복층(5')은 설치기판(1)의 제2표면(11)상에 배치되어 있다.
상기한 바와 같이 본 발명의 반도체장치는 상기한 구조 및 장치에 의하여 소망의 목적 및 효과를 달성할 수 있으며, 본 발명은 간행물에 개시되지도 공연히 실시된 것도 아니므로, 본 발명은 신규성 및 진보성의 요건을 충족하는 것이다.
본 발명의 상기한 실시예들은 설명만을 위하여 의도된 것이며, 본 발명의 기술분야에 정통한 자라면 다음의 특허청구범위를 벗어나지 않는 범위 내에서 각종의 다른 실시예들을 안출해 낼 수 있을 것이다.

Claims (31)

  1. 소정의 전기배선이 배치되는 제1표면과, 상기 제1표면과는 반대 면인 제2표면을 포함하며 상기 제1 및 제2표면을 관통하는 수용 구멍이 형성된 설치기판과,
    금속재료로 이루어지고 상기 설치기판의 수용 구멍에 수용되는 형상으로 이루어지며, 상기 설치기판의 상기 수용 구멍을 규정하는 주위 벽과 상기 지지기판 사이에서 적어도 하나의 다이 수용 캐비티를 형성하도록 상기 설치기판의 상기 수용 구멍에 수용된 지지기판과,
    다수의 본딩 패드를 구비한 패드 설치면을 포함하고 상기 다이 수용 캐비티내에 수용되는 다이와,
    상기 다이의 상기 본딩 패드를 상기 설치기판의 상기 제1표면상의 대응하는 상기 전기배선과 전기적으로 접속하기 위한 다수의 전기도체를 포함하여 구성된 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 설치기판의 상기 제1표면에는 다수의 땜납 볼이 설치되어 있고, 상기 땜납 볼은 상기 설치기판의 상기 제1표면상의 대응하는 상기 전기배선과 전기적으로 접속하는 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 설치기판은, 상기 설치기판상의 대응하는 상기 전기배선과 전기적으로 접속하는 도전성 재료로 전기도금된 주위 벽에 의하여 각각 규정되는 다수의 도금 바이어를 구비하여 형성되어 있으며, 상기 설치기판의 상기 제1표면과 제2표면중 하나의 표면상에 배치되고 대응하는 상기 도금 바이어와 정렬되며 대응하는 상기 도금 바이어의 도전성 재료와 전기적으로 접속되는 다수의 땜납 볼을 가진 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 설치기판의 상기 수용 구멍은 직사각형이고, 상기 설치기판은 상기 수용구멍의 모서리 근방에 각각 위치하고 상기 수용 구멍과 트여져 있는 다수의 고정 구멍을 구비하고 있으며, 상기 지지기판은 상기 설치기판의 대응하는 상기 고정 구멍으로 뻗어 있는 네 개 모서리 부분을 가진 것을 특징으로 하는 반도체장치.
  5. 제4항에 있어서, 상기 설치기판의 고정 구멍은 상기 지지기판이 상기 설치기판에 대하여 움직이지 않도록 하기 위하여 페이스트 재료로 채워져 있는 것을 특징으로 하는 반도체장치.
  6. 제1항에 있어서, 상기 다이와 상기 전기도체를 피복하기 위하여 상기 설치기판의 상기 제1표면상에 배치된 피복층을 더 포함하는 것을 특징으로 하는 반도체장치.
  7. 제1항에 있어서, 상기 다이와 상기 지지기판사이에 위치된 접착층을 더 포함하는 것을 특징으로 하는 반도체장치.
  8. 제1항에 있어서, 상기 지지기판은 대기에 노출되고 절연재료층이 설치되는 표면을 가지고, 상기 절연재료층상에는 전기배선이 설치되어 있는 것을 특징으로 하는 반도체장치.
  9. 제1항에 있어서, 상기 설치기판의 상기 제2표면에는 소정의 전기배선이 설치되어 있고, 상기 지지기판은 상기 설치기판의 상기 수용 구멍의 상기 주위 벽과 상기 다이를 수용하기 위한 상기 지지기판의 표면들중 하나의 표면 사이에서 제1 다이 수용 캐비티를 형성하고 상기 설치기판의 상기 수용 구멍의 상기 주위 벽과 상기 지지기판의 표면들중 다른 하나의 표면 사이에서 제2 다이 수용 캐비티를 형성하도록 상기 설치기판의 상기 수용 구멍내에 수용되며,
    다수의 본딩 패드를 구비하는 패드 설치면을 포함하고 상기 제2 다이 수용 캐비티내에 수용되는 제2다이와,
    상기 제2다이의 상기 본딩 패드를 상기 설치기판의 상기 제2표면상의 대응하는 상기 전기배선과 전기적으로 접속하기 위한 다수의 제2전기도체를 더 포함하여 이루어진 것을 특징으로 하는 반도체장치.
  10. 제9항에 있어서, 상기 제2다이와 상기 제2전기도체를 피복하기 위하여 상기 설치기판의 상기 제2표면상에 배치된 피복층을 더 포함하여 이루어진 것을 특징으로 하는 반도체장치.
  11. 제9항에 있어서, 상기 제2전기도체는 도전성 금속 와이어인 것을 특징으로 하는 반도체장치.
  12. 제1항에 있어서, 상기 전기도체는 도전성 금속 와이어인 것을 특징으로 하는 반도체장치.
  13. 소정의 전기배선이 설치되는 제1표면과, 상기 제1표면과는 반대 면인 제2표면을 포함하며 상기 제1 및 제2표면을 관통하는 수용 구멍이 형성된 설치기판과,
    금속재료로 이루어지고 상기 설치기판의 수용 구멍에 수용되는 형상으로 이루어지며, 상기 설치기판의 상기 수용 구멍을 규정하는 주위 벽과 상기 지지기판 사이에서 적어도 하나의 다이 수용 캐비티를 형성하도록 상기 설치기판의 상기 수용 구멍 내에 수용된 지지기판과,
    다수의 본딩 패드를 설치하기 위한 패드 설치면을 포함하고 상기 다이 수용 캐비티내에 수용되는 다이와,
    상기 지지기판에 수용되는 형상으로 이루어지며 상기 다이의 상측에서 상기 다이 수용 캐비티내에 수용되며, 상기 다이의 상기 패드를 노출하기 위한 적어도 하나의 접근 개구가 형성되어 있으며, 대기에 노출되며 상기 설치기판의 상기 제1표면상의 대응하는 상기 전기배선과 전기적으로 접속하는 소정의 전기배선이 설치되는 표면을 가진 커버 플레이트와,
    상기 다이의 상기 패드를 상기 커버 플레이트의 상기 표면상의 대응하는 상기 전기배선과 전기적으로 접속시키는 다수의 전기도체를 포함하여 구성된 것을 특징으로 하는 반도체장치.
  14. 제13항에 있어서, 상기 커버 플레이트와 상기 전기도체를 피복하기 위하여 상기 설치기판의 상기 제1표면상에 배치되는 피복층을 더 포함하는 것을 특징으로 하는 반도체장치.
  15. 제13항에 있어서, 상기 설치기판은 그 제1표면상에 설치된 다수의 땜납 볼을 가지고 있으며, 상기 땜납 볼은 상기 설치기판의 상기 제1표면상의 대응하는 상기 전기배선과 전기적으로 접속하는 것을 특징으로 하는 반도체장치.
  16. 제13항에 있어서, 상기 설치기판은, 상기 설치기판상의 대응하는 상기 전기배선과 전기적으로 접속하는 도전성 재료로 전기도금된 주위 벽에 의하여 각각 규정되는 다수의 도금 바이어를 구비하여 형성되어 있으며, 상기 설치기판의 상기 제1표면 및 제2표면중 하나의 표면상에 배치되고 대응하는 상기 도금 바이어와 정렬되며 대응하는 상기 도금 바이어의 도전성 재료와 전기적으로 접속되는 다수의 땜납 볼을 가진 것을 특징으로 하는 반도체장치.
  17. 제13항에 있어서, 상기 설치기판의 상기 수용 구멍은 직사각형이고, 상기 설치기판은 상기 수용구멍의 모서리 근방에 각각 위치하고 상기 수용 구멍과 트여져 있는 다수의 고정 구멍을 구비하고 있으며, 상기 지지기판은 상기 설치기판의 대응하는 상기 고정 구멍으로 뻗어 있는 네 개 모서리 부분을 가진 것을 특징으로 하는 반도체장치.
  18. 제13항에 있어서, 상기 설치기판의 고정 구멍은 상기 지지기판이 상기 설치기판에 대하여 움직이지 않도록 하기 위하여 페이스트 재료로 채워져 있는 것을 특징으로 하는 반도체장치.
  19. 제13항에 있어서, 상기 다이와 상기 지지기판 사이에 접착층을 더 포함하여 구성된 것을 특징으로 하는 반도체장치.
  20. 제13항에 있어서, 상기 지지기판은 대기에 노출되고 절연재료층이 설치되는 표면을 가지고, 상기 절연재료층상에는 전기배선이 설치되는 것을 특징으로 하는 반도체장치.
  21. 제13항에 있어서, 상기 커버 플레이트와 상기 다이 사이에 배치되고 상기 커버 플레이트의 상기 접근 개구에 대응하는 적어도 하나의 접근 개구를 구비하여 형성되는 접착층을 더 포함하는 것을 특징으로 하는 반도체장치.
  22. 제13항에 있어서, 상기 설치기판의 상기 제2표면은 소정의 전기배선을 구비하고 있고, 상기 지지기판은 상기 설치기판의 상기 수용 구멍의 상기 주위 벽과 상기 다이를 수용하기 위한 상기 지지기판의 표면들중 하나의 표면 사이에서 제1 다이 수용 캐비티를 형성하고 상기 설치기판의 상기 수용 구멍의 상기 주위 벽과 상기 지지기판의 표면들중 다른 하나의 표면 사이에서 제2 다이 수용 캐비티를 형성하도록 상기 설치기판의 상기 수용 구멍내에 수용되며,
    다수의 본딩 패드를 구비하는 패드 설치면을 포함하고 상기 제2 다이 수용 캐비티 내에 수용되는 제2다이와,
    상기 제2다이 상측의 상기 제2 다이 수용 캐비티 내에 수용되고, 상기 제2다이의 상기 패드를 노출하기 위한 적어도 하나의 접근 개구를 구비하여 형성되며, 대기에 노출되고 상기 설치기판의 상기 제2표면상의 대응하는 상기 전기배선과 전기적으로 접속하는 소정의 전기배선이 설치된 표면을 가진 제2 커버 플레이트와,
    상기 제2다이의 상기 패드를 상기 설치기판의 상기 제2표면상의 대응하는 상기 전기배선과 전기적으로 접속하기 위한 다수의 제2전기도체를 더 포함하여 이루어지는 것을 특징으로 하는 반도체장치.
  23. 제22항에 있어서, 상기 제2커버 플레이트와 상기 전기도체를 피복하기 위하여 상기 설치기판의 상기 제2표면상에 배치된 피복층을 더 포함하여 이루어진 것을 특징으로 하는 반도체장치.
  24. 제22항에 있어서, 상기 제2전기도체는 도전성 금속 와이어인 것을 특징으로 하는 반도체장치.
  25. 제22항에 있어서, 상기 제2 커버 플레이트와 상기 제2다이 사이에 배치되고 상기 제2 커버 플레이트의 상기 접근 개구에 대응하는 적어도 하나의 접근 개구를 구비하여 형성된 접착층을 더 포함하는 것을 특징으로 하는 반도체장치.
  26. 제13항에 있어서, 상기 전기도체는 도전성 금속 와이어인 것을 특징으로 하는 반도체장치.
  27. 제13항에 있어서, 상기 설치기판의 상기 제2표면은 소정의 전기배선을 구비하고 있고, 상기 지지기판은 상기 설치기판의 상기 수용 구멍의 상기 주위 벽과 상기 다이에 대한 상기 지지기판의 표면들중 하나의 표면 사이에서 제1 다이 수용 캐비티를 형성하고 상기 설치기판의 상기 수용 구멍의 상기 주위 벽과 상기 지지기판의 표면들중 다른 하나의 표면 사이에서 제2 다이 수용 캐비티를 형성하도록 상기 설치기판의 상기 수용 구멍내에 수용되며,
    다수의 본딩 패드를 설치하기 위한 패드 설치면을 포함하고 상기 제2 다이 수용 캐비티 내에 수용되는 제2다이와,
    상기 제2다이의 상기 패드를 상기 설치기판의 상기 제2표면상의 대응하는 상기 전기배선과 전기적으로 접속하기 위한 다수의 제2전기도체를 더 포함하여 이루어지는 것을 특징으로 하는 반도체장치.
  28. 제27항에 있어서, 상기 제2다이와 상기 전기도체를 피복하기 위하여 상기 설치기판의 상기 제2표면상에 배치된 피복층을 더 포함하여 이루어진 것을 특징으로 하는 반도체장치.
  29. 제27항에 있어서, 상기 제2전기도체는 도전성 금속 와이어인 것을 특징으로 하는 반도체장치.
  30. 제13항에 있어서, 상기 커버 플레이트의 상기 전기배선의 각각의 배선을, 상기 설치기판의 상기 제1표면상의 상기 전기배선중 대응하는 하나의 배선에 연결하는 도전성 실버 아교를 더 포함하여 구성된 것을 특징으로 하는 반도체장치.
  31. 제22항에 있어서, 상기 커버 플레이트의 상기 전기배선의 각각의 배선을, 상기 설치기판의 상기 제1표면상의 상기 전기배선중 대응하는 하나의 배선에 연결하는 도전성 실버 아교를 더 포함하여 구성된 것을 특징으로 하는 반도체장치.
KR1020000006817A 2000-02-14 2000-02-14 반도체장치 KR100334230B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000006817A KR100334230B1 (ko) 2000-02-14 2000-02-14 반도체장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000006817A KR100334230B1 (ko) 2000-02-14 2000-02-14 반도체장치

Publications (2)

Publication Number Publication Date
KR20010081413A KR20010081413A (ko) 2001-08-29
KR100334230B1 true KR100334230B1 (ko) 2002-05-02

Family

ID=37530149

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000006817A KR100334230B1 (ko) 2000-02-14 2000-02-14 반도체장치

Country Status (1)

Country Link
KR (1) KR100334230B1 (ko)

Also Published As

Publication number Publication date
KR20010081413A (ko) 2001-08-29

Similar Documents

Publication Publication Date Title
US6028358A (en) Package for a semiconductor device and a semiconductor device
US6995043B2 (en) Methods for fabricating routing elements for multichip modules
US6144557A (en) Self-locking conductive pin for printed wiring substrate electronics case
JPH02152245A (ja) 多数の回路要素を取り付けうる両面回路板
JP2002510148A (ja) 複数の基板層と少なくとも１つの半導体チップを有する半導体構成素子及び当該半導体構成素子を製造する方法
US6111761A (en) Electronic assembly
US6153829A (en) Split cavity wall plating for an integrated circuit package
US5389816A (en) Multi-layer lead frame using a metal-core substrate
US6543128B2 (en) Ball grid array package and its fabricating process
US5691569A (en) Integrated circuit package that has a plurality of staggered pins
GB2170047A (en) Decoupling capacitor for pin grid array package
KR100334230B1 (ko) 반도체장치
JP4026188B2 (ja) プリント配線板
JP3104749B2 (ja) 回路装置及びその製造方法
KR100774894B1 (ko) 반도체 장치
US6380613B1 (en) Semiconductor device
KR100351699B1 (ko) Ｂｇａ형 반도체장치
JP3497680B2 (ja) 半導体パッケージを有する回路モジュールおよび回路モジュールを搭載した電子機器
JP3045592B2 (ja) 複数の芯導体を有する層間接続体付き配線板
JP3184090B2 (ja) 集積回路搭載用基板
JPH05129460A (ja) 電子回路実装基板
KR100427541B1 (ko) 패턴 필름 제조 방법 및 이를 이용한 칩 모듈
JPH07106503A (ja) 半導体装置用パッケージおよび半導体装置
JPH10233462A (ja) 半導体装置および基板ならびに半導体装置の実装構造
KR100206975B1 (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee