KR100332504B1

KR100332504B1 - 스피커폰용 전압 제어 감쇠기의 제어 회로

Info

Publication number: KR100332504B1
Application number: KR1020010036942A
Authority: KR
Inventors: 로빈손네일
Original assignee: 가이어 로날드 더블유; 이그자 코포레이션
Priority date: 1993-06-17
Filing date: 2001-06-27
Publication date: 2002-04-13
Also published as: US5387877A; EP0630105A3; EP0630105A2; JP3664751B2; KR950002524A; JPH0738637A; US5319704A; KR100327173B1

Abstract

2조의 전류 스티어링 소자용으로 NPN 트랜지스터를 채용함으로써 제어 전압 피드스루를 감소시키는 집적 회로 전압 제어 감쇠기가 개시된다. 공통 전류원에 접속된 한쌍의 이미터 결합 NPN 트랜지스터가 제공된다. 이들 트랜지스터의 콜렉터 전류는 2개의 정밀한 PNP 전류 미러의 입력 전류를 형성한다. 미러로부터의 출력 전류는 제2 쌍의 이미터 결합 NPN 트랜지스터에 결합되고, 그들의 이미터에 전류원이 접속되며, 그 값은 정밀한 미러의 출력 전류의 합계에 정확히 매칭하도록 피드백에 의해 조정된다. 이미터 결합 NPN 트랜지스터의 양조에 1조의 제어 전압이 공급된다. 신호 입력 및 출력 전류는 정밀 전류원의 출력 레그(leg)로부터 결합되고, 입력 전압을 전류로, 출력 전류를 전압으로 각각 변환을 행하는 연산 증폭기를 통해 전압 형태로 사용할 수 있다. 또한, 절대치의 외부 요소나 전압 제어 감쇠기와 제어 회로 간의 신호 피드백없이도 정확한 이득 설정을 제공하는 집적된 제어 전압 발생 기술이 개시된다.

Description

스피커폰용 전압 제어 감쇠기의 제어 회로{CONTROL CIRCUIT FOR VOLTAGE CONTROLLED ATTENUATOR FOR SPEAKERPHONES}

본 발명은 전압 제어 감쇠기 회로와 이 감쇠기에 정확한 이득 설정을 제공하기 위한 수단에 관한 것으로, 특히 집적 회로 스피커폰 시스템에 사용되는 회로에 관한 것이다.

전압 제어 감쇠기는 여러 분야의 시스템에서 시스템을 통과하는 신호의 진폭을 제어 신호의 크기에 따라 조절하기 위하여 널리 사용되고 있다. 예를 들면, 스피커폰 회로에서는 반이중 통신을 제공하기 위하여 송신 및 수신의 양 채널에 감쇠기가 포함된다. 송신 및 수신 감쇠기는, 전형적으로 상보적인 방식으로, 하나가 최대 이득일 때 다른 하나는 최대 감쇠가 되고, 그리고 그 반대가 되도록 동작한다. 각 감쇠기의 설정은 레벨 간의 차가 동일하게 유지되도록 조정된다. 이러한 기술을 이용하면, 일정한 손실이 양 채널 간에 삽입되어, 확성기와 마이크로폰 간의 신호 결합이나 하이브리드 회로를 통한 측음으로 인해 발생할 수 있는 불안전성을 방지할 수 있다. 이러한 구성에 사용되는 감쇠기의 하나의 요건은 정확한 이득을 설정하여 스피커폰 시스템의 일관된 운용을 보증할 필요가 있다. 각 감쇠기의이득 레벨에 큰 차이가 있으면, 양 채널 간에 삽입되는 손실을 예측할 수 없어, 시스템의 안정성을 유지하기가 곤란하다.

전형적인 스피커폰에서는, 채널의 이득 설정이 그 채널 내의 음성 검출에 따른다. 먼데 있는 대화자가 말을 할 때는 수신 신호가 송신 신호보다 크기 때문에, 수신용 감쇠기가 최대 이득으로 설정되는 한편 송신용 감쇠기가 최대 손실로 설정된다. 미러 단부(mirror-end)에 있는 대화자가 말을 할 때는 이와 반대로 설정된다. 양 채널의 신호의 진폭을 감시함으로써, 제어 회로는 채널이 액티브(active)인지를 결정하고, 이에 따라 이득을 조정하도록 개발될 수 있다. 또한, 스피커폰에 사용되는 감쇠기의 또 다른 요건은, 음성 경로로의 제어 신호의 피드스루(feedthrough)를 최소로 하는 필요성이다. 피드스루는 하나의 채널로부터 다른 채널로의 스위칭시에 스피치 채널에 가청의 '탁'(thump)하는 소리를 발생시킨다. 피드스루는 충분한 크기이면, 의사 스피치 신호로서 검출되어 스위칭 에러를 발생시킨다. 피드스루의 주요 발생원은 감쇠기 내의 이득 종속 오프셋이다.

도 2는 종래의 전압 제어 감쇠기의 예를 나타낸 것이다. 입력 전압은 점(210)에서 저항 R2를 통해서 제1 증폭기(212)에 공급된다. 증폭기(212)는 전류원(222)으로부터 전류를 수신하는 이미터 결합 트랜지스터(218, 220 및 214, 216)로부터 전류를 싱킹(sinking)하도록 동작한다. 그 출력은 제2 증폭기(224)를 통해서 전압 출력(226)으로 공급된다. VC로 표시된 제어 전압은 트랜지스터(214)와 트랜지스터(220)에 인가된다. 제어 전압 VC는, 하나는 NPN, 다른 하나는 PNP인 2개의 트랜지스터에 반대의 영향을 미친다. 증가하는 제어 전압에 응답하여, 트랜지스터(214)의 전류는 증가하는 한편, 트랜지스터(220)의 전류는 감소한다. 따라서, 증폭부의 2개의 레그에 흐르는 전류는 제어 전압에 비례하여 분할된다. 이 변화하는 전류에 따라, 점(210)에서의 입력과 점(226)에서의 출력 간의 전압 증폭이 변화하여, 감쇠기의 이득은 전류원(222)으로부터의 전류의 분할에 정비례하게 된다.

도 2에 나타낸 바와 같은 회로의 하나의 문제점은, 전형적인 바이폴라 집적 회로에 사용했을 경우에, 입력으로부터 출력으로 직류 피드스루를 일으키고, 제어 전압에 의해 설정된 증폭기의 레벨에 따라 변화하는 NPN 및 PNP 트랜지스터의 특성차이다. 따라서, NPN 및 PNP의 양 트랜지스터를 전류 분할 코어(core)에 사용하여 이 직류 피드스루 효과를 제거하는 전압 제어 감쇠기를 갖는 것이 요망된다.

도 1은 전압 제어 감쇠기를 사용한 스피커폰의 4점 감지 회로의 블록도.

도 2는 종래의 전압 제어 감쇠기의 도면.

도 3은 본 발명에 따른 전압 제어 감쇠기의 바람직한 실시예의 회로도.

도 4는 도 3의 VCA용 제어 신호를 발생하는 제어 회로의 블록도.

도 5는 도 4의 회로에 공급되는 수신 및 송신 검출 신호를 발생하기 위한 논리 회로의 블록도.

도 6은 도 4의 송신 전류 설정 회로의 회로도.

도 7은 도 4의 수신 전류 설정 회로의 상세 회로도.

도 8은 도 4의 전류 스위칭 회로의 회로도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 마이크로폰

12 : 마이크로폰 증폭기

14, 22 : 전압 제어 감쇠기

18 : 송신 회로

20 : 필터 증폭기

28 : 제어 회로

30, 36, 46, 48 : 비교기

32, 34, 38, 40 : 피크 검출기

42, 44 : 배경 잡음 검출 회로

본 발명은, 전압 제어 감쇠기 코어로 전류 분할을 행하는 NPN 트랜지스터를 배타적으로 사용함으로써 직류 피드스루를 감소시키는 전압 제어 감쇠기와 이득 제어 기구를 제공한다. 또한, 프로세스 변동에 상관없이, 집적 회로 기술에 맹칭하는 정확한 구성 요소를 사용하여 칩 트리밍의 외부 요소나 복잡한 피드백 기구의 필요없이 정밀한 제어 전압을 발생시키는 이득 제어 전압 발생기가 개시된다. 전압 제어 감쇠기는 공통 전류원에 접속된 한쌍의 이미터 결합 NPN 트랜지스터를 구비하고 있다. 각각의 NPN 트랜지스터에서의 전류 흐름은 정합된 PNP 전류 미러에 의해 이미터 결합된 제2 조의 정합된 NPN 트랜지스터에 대하여 미러된다. 공통 제어 전압은 차동인 것이 바람직하고, 이미터 결합 NPN쌍에 접속된다. 피드백 제어루프는 제2 NPN쌍으로부터의 전류의 합이 제1 쌍의 것과 동일하도록 제2 조의 이미터 결합 NPN 트랜지스터의 전류를 조정한다. 신호 입력 및 출력은 제2 NPN쌍의 콜렉터에 접속된다. 전압 제어 감쇠기의 구성은 NPN 소자로 PNP 소자를 통해 흐르는 전류를 결정하여, 전류 분할 코어에서 PNP 특성의 독립성을 제공한다.

이득 제어 전압 발생기에는, 공통 전류원에 각각 접속된 두쌍의 이미터 결합 NPN 트랜지스터가 설치되어, 전압 제어 감쇠기 코어의 전류에 비례한 전류를 각 쌍에 공급한다. NR:R 및 R:NR의 비율을 갖는 저항이 각 NPN 쌍의 콜렉터 회로에 접속된다. 각 저항 쌍으로부터 공통 비율의 제어 커패시터 및 차동 증폭기로의 피드백이 제공되어, 각 조의 저항 양단에 나타난 전압차가 스피커폰의 수신 및 송신 신호의 검출에 응답하여 0으로 설정된다. 이에 따라 얻어진 이득 제어 전압이 액티브 NPN 쌍의 입력에 발생되고, 이는 감쇠기 코어의 제어 입력에 접속된 때에 제어 전압 발생기의 액티브 쌍의 저항 비율에 반비례하는 전압 이득을 발생시킨다. 이러한 구성은, 미국 특허 제4,720,856호에 개시된 바와 같은, 감쇠기로부터 직류 피드백 루프없이 달성되는 제어 전압을 제공한다.

본 발명의 요지와 이점을 더욱 이해할 수 있도록 첨부된 도면을 참조하면서 실시예를 상세히 설명한다.

도 1은 본 발명에 따른 스피커폰의 블록도이다. 마이크로폰(10)은 마이크로폰 증폭기(12), 전압 제어 감쇠기(14), 제2 증폭기(16), 및 전화선에 결합된 송신 회로(18)를 통해 신호를 공급한다. 수신 채널은 송신 회로(18)로부터 필터 증폭기(20), 전압 제어 감쇠기(22) 및 스피커 증폭기(24)를 통해 스피커(26)에 신호를 공급한다. 제어 회로(28)는 송신 감쇠기(14) 및 수신 감쇠기(22)의 이득을 제어한다.

송신 및 수신 감쇠기의 이득은 상보적인 방식으로 설정되어, 송신 또는 수신 모드 중에, 한번에 1개 채널만이 높은 값으로 설정된 이득을 갖는다. 2개의 채널의 이득의 합계는 일정하게 유지된다. 양쪽이 통화하지 않을 때의 아이들 모드에서는 채널의 이득이 등화된다.

제어 회로는 4개의 주요 입력에 의해 동작되나, 동작을 개선하기 위해 다른 2차적인 신호를 시스템에 입력할 수도 있다. 제1 신호는 A로 표시한다. 이 신호는, 송신 채널의 증폭기(16)와 수신 채널의 증폭기(20)로부터의 신호에 작용하는 피크 검출기(32, 34)를 통해 입력들을 각각 수신하는 비교기(30)로부터의 출력이다. 마찬가지로, 비교기(36)는 마이크로폰 증폭기(12)와 스피커 증폭기(24)의 출력에 결합된 피크 검출기(38, 40)를 통해 각각 공급된 신호를 비교하여 신호 B를 공급한다. 채널에 스피치의 존재를 표시하는 다른 입력들은 배경 잡음 검출 회로(background noise detector circuit)(42, 44)로부터의 입력이다. 각 채널의 잡음 레벨을 나타내는 이들 회로는, 비교기(46, 48)에서 피크 검출기(38, 34)로부터의 신호와 각각 비교되어, 신호 T 및 R을 제어 회로에 공급한다. 신호 T는 송신 채널에서 미리 설정된 임계값만큼 잡음보다 큰 음성 신호의 존재를 표시하고, 신호 R은 수신 채널에서 미리 설정된 제2 임계값만큼 잡음보다 큰 음성 신호의 존재를 표시한다.

도 3은 도 1의 전압 제어 감쇠기(14, 22)의 양호한 실시예의 도면이다. 노드(310)의 입력 신호는 저항(358)을 통해 입력 증폭기(312)에 공급된다. 증폭기(312)는 트랜지스터(314)에 접속되며, 이 트랜지스터(314)의 콜렉터는 트랜지스터(316, 318)의 이미터에 결합된다. 트랜지스터(316, 318)의 콜렉터는 PNP 트랜지스터(340, 348)의 콜렉터에 각각 결합된다. 이 트랜지스터 구성에서의 입력 노드는 점(324)이고, 출력 노드는 점(326)으로서, 여기서는 출력 증폭기(328)를 통해 제공된다.

PNP 트랜지스터(340, 348)는 각각 전류 미러 구성(330, 332)의 일부를 형성한다. PNP 트랜지스터(334)를 흐르는 미러(330)의 기준 전류는 NPN 트랜지스터(336, 338)로부터 온 것이다. PNP 트랜지스터(320, 340)를 흐르는 미러 출력 전류는 NPN 트랜지스터(316)로 흘러서 NPN 트랜지스터(314)에 흐르는 총 전류의 제1 부분을 형성한다. 마찬가지로, PNP 트랜지스터(342)에 흐르는 전류 미러(332)의 기준 전류는 NPN 트랜지스터(344, 346)로부터 온 것이다. PNP 트랜지스터(322, 348)에 흐르는 미러 출력 전류는 NPN 트랜지스터(318)로 흘러서 NPN 트랜지스터(314)에 흐르는 총 전류의 제2 부분을 형성한다. 트랜지스터(336, 344)는 종속 배열로서, NPN 트랜지스터(338, 346)와 NPN 트랜지스터(316, 318)의 콜렉터 간의 전압차를 최소로 함으로써 증폭기(328)의 출력에 대한 직류 피드스루를 감소시킨다. 증폭기(312, 328)의 기준 전압 VB는 증폭기(312, 328) 주위의 피드백 동작에 의해 트랜지스터(316, 318)의 콜렉터의 직류 레벨을 각각 결정한다. PNP 트랜지스터(352)의 베이스 전압도 VB로 설정되고, 따라서 그 이미터는 VB보다 1 vbe 높다. 트랜지스터(336, 344)는 그들의 베이스로부터 이미터 단자로 1 vbe 낮추어,트랜지스터(338, 346)의 콜렉터를 기준 전압 레벨 VB로 설정한다. PNP 트랜지스터(350)는 이러한 구성의 바이어스 전류를 공급한다.

차동 제어 전압 CTN, CTP는 정측의 트랜지스터(318, 346)와 부측의 트랜지스터(316, 338)의 베이스 간에 인가된다. 동작시에는 제어 신호는 트랜지스터(338, 346) 간에 있는 트랜지스터(354)에 의해 공급되는 직류 기준 전류를 제어 신호의 크기에 따라 결정된 비율로 다음과 같이 분할하는 역할을 한다.

여기서, i1은 338에 흐르는 전류

i2는 346에 흐르는 전류

△vcon은 차동 제어 전압

vt는 임계 전압 kt/q

동일한 비율의 직류 전류 분할이 트랜지스터(316, 318)에서 생기고, 그들의 베이스 전압은 트랜지스터(338, 318)와 각각 공통이다. 트랜지스터(314)의 전류 레벨은 미러(330, 332)에 의해 설정되는 트랜지스터(316, 318)를 통하는 전류의 합계와 정확히 매칭되도록 증폭기(312)를 통하는 피드백 동작에 의해 조정되어, 증폭기(328)의 출력의 임의의 오프셋 전압을 최소화한다. 노드(310)에서의 입력 신호로부터 증폭기(312)에 의해 주입되는 증폭기(312)에 흐르는 교류 전류는 트랜지스터(316, 318) 간의 직류 전류 분할에 근사한 비율로 분할된다. 트랜지스터(318)의 전류의 교류 성분은 저항(356)을 통해 출력으로 흘러, 인가된 제어 전압에 의해 결정된 전류 분할에 따라 신호 이득 또는 감쇠를 제공한다.

여기서, Av는 이 시스템의 교류 전압 이득

Rout는 증폭기(328)의 피드백 저항(356)

Rin은 증폭기(312)의 입력 저항(358)

도 3의 다른 입력 신호 PBIAS 및 VCBIAS는 정확한 회로 동작을 위해 필요한 바이어스 전압이다.

도 4는 도 3의 VCA에 차동 제어 전압 CTN, CTP를 공급하기 위한 제어 회로의 블록도이다. 신호 CTN, CTP의 감지와 크기는 수신 및 송신 검출 신호 RX 및 TX의 상태에 따라 결정된다. 이들 입력은 결정 회로에 의해 공급되어, 스피커폰 내에 수신 또는 송신 스피치의 존재를 표시한다. 제어 노드 CT에 접속된 커패시터(412)는 신호 RX 및 TX에 각각 응답하여 전류 미러(410 또는 418)에 의해 교대로 충전 또는 방전된다. RX나 TX가 둘다 액티브가 아니면, 커패시터(412)는 저항(436)에 의해 센터 전압 VB로 복귀한다. 차동 증폭기(414)는 CT의 전압을 버퍼링하여 출력 신호 CTN과 CTP를 발생한다. 피드백은 기준 전류 셀(420), 연산 증폭기(422), 및 트랜지스터(424)를 통해 제공되어, TX 입력에 응답하여 CT에서 발생된 부의 전압을 조정한다. 제2 피드백 경로는 기준 전류 셀(430), 연산 증폭기(432) 및 트랜지스터(434)를 통해 제공되어, RX 입력에 응답하여 CT에서 발생된 정의 전압을 조정한다. 피드백 회로는, CT의 전압을, 부의 전압에 대한 저항(440, 442)의 비율, 정의전압에 대한 등가 저항 및 차동 증폭기(414)의 이득에 의해 결정되는 소정 레벨로 조정한다. 조정 기구의 동작을 보다 명확하게 하기 위해서 송신 피드백 경로의 동작을 고려한다. 결정 회로에 의해 유효한 송신 신호가 검출되면, 입력 신호 TX는 액티브로, RX는 인액티브(inactive)로 설정된다. 전류가 전류 미러(416)의 기준 레그에 인가되어, 전류 미러(418)로부터 출력 전류를 발생시키고 커패시터(412)를 방전시켜, CT점의 전압을 감소시킨다. 차동 증폭기(414)는 CT의 전압을 트래킹하여, 전압 CTN이 증가되는 한편 전압 CTP는 감소된다. 이들 신호는 트랜지스터(428, 426)의 베이스 단자에 각각 접속되어, 트랜지스터(426)를 통하는 전류를 증가시키는 한편 트랜지스터(428)를 통하는 전류를 감소시킨다. 저항(440, 442) 양단에 발생된 차동 전압은 연산 증폭기(422)의 입력에 인가된다. 증폭기(422)의 높은 이득으로 인하여, 출력 전압은 그의 최대 정의 값을 유지하여, 증폭기(422)의 정의 입력 전압이 그 부의 입력 전압 이하로 떨어질 때까지, PNP 트랜지스터(424)를 오프로 유지하고, 커패시터(412)를 방전시키게 한다. 이 시점에서, 증폭기(422)의 출력 전압이 저하하고 트랜지스터(242)가 턴온되어, 커패시터(412)의 더 이상의 방전을 방지하여, CT의 전압을 다음과 같이 고정시킨다.

여기서, vct는 VB에 대한 CT의 전압

Adm은 차동 증폭기(414)의 이득

vt는 임계 전압 kt/q

N1은 도 4의 저항(440, 442)의 비율

수신 조정 기구의 동작은 송신 기구의 정반대이다. 결정 회로에 의해 유효한 신호를 검출하면, 입력 신호 RX는 액티브로, TX는 인액티브로 설정된다. 전류가 전류 미러(410)의 기준 단자에 인가되어, 전류 미러(410)로부터 출력 전류를 발생시키고 커패시터(412)를 충전하여, CT점의 전압을 증가시킨다. 소자(430, 432, 434)는 CT에 발생된 정의 전압의 크기를 다음과 같이 설정하는 제2 피드백 경로를 형성한다.

여기서, vct는 VB에 대한 CT의 전압

Adm은 차동 증폭기(414)의 이득

vt는 임계 전압 kt/q

N2는 도 7의 저항 R1, R2의 비율

RX 및 TX 신호의 발생은 도 5로부터 알 수 있고, 이 도면은 도 1에 도시된 회로의 소자에 의해 공급되는 A 및 B 입력과, TN 및 RN 입력(/T, /R을 반영함)을 나타내고 있다. 이들은 도 4의 제어 회로인 제어 회로(512)에 입력되는 RX, TX 신호를 발생시키는 논리 블록(510)에 대한 입력 신호를 형성한다.

도 8에는 도 4의 노드 CT에 접속된 전류 스위칭 회로(444)가 보다 상세히 도시되어 있다. 입력 신호 NBIAS는 정확한 회로 동작을 위해 필요한 바이어스 전압이다. 도 6은 송신 기준 전류 셀(420)의 회로 레벨도를 나타낸다. 도 6으로부터알 수 있듯이, 저항(440, 442)의 비율은 2k:40k 또는 20의 N이다. 수신 전류 셀에서도 동일한 비율이 사용된다.

본 기술 분야에 통상의 지식을 가진 자라면 이해할 수 있듯이, 본 발명은 본 발명의 사상 및 본질적인 특징을 이탈하지 않고서 다른 특정의 형태로 실시될 수 있다. 따라서, 본 발명의 바람직한 실시예의 개시는 설명을 위한 것으로서 첨부된 특허청구범위에 기술된 본 발명의 범주를 한정하는 것은 아니다.

상술한 바와 같이 본 발명에 따르면, 전류 분할을 행하기 위해 NPN 트랜지스터를 전용으로 사용함으로써 직류 피드스루를 감소시킬 수 있다.

Claims

스피커폰 회로의 수신 및 송신 검출 신호에 응답하여 수신 및 송신 전압 제어 감쇠기를 위한 차동 이득 제어 신호를 발생시키기 위한 제어 회로에 있어서,

출력이 제어 노드에 결합되어, 상기 수신 검출 신호에 응답하여 전류를 소싱(soucing)하기 위한 수단;

출력이 제어 노드에 결합되어, 상기 송신 검출 신호에 응답하여 전류를 싱킹(sinking)하기 위한 수단;

상기 제어 노드에 결합된 커패시터;

제1 입력이 상기 제어 노드에 결합되고, 제2 입력이 기준 전압에 접속되고, 출력이 차동 이득 제어 신호를 공급하는 차동 증폭기;

입력들이 상기 차동 증폭기의 출력들에 결합되고 출력이 상기 제어 노드에 결합되어, 상기 수신 전압 제어 감쇠기에 공급된 전류들의 비율을 조정하기 위한 수신 전압 조정 수단; 및

입력들이 상기 차동 증폭기의 출력들에 결합되고 출력이 상기 제어 노드에 결합되어, 상기 송신 전압 제어 감쇠기에 공급된 전류들의 비율을 조정하기 위한 송신 전압 조정 수단

을 포함하는 제어 회로.
제1항에 있어서,

제1 단자가 상기 제어 노드에 결합되고 제2 단자가 상기 기준 전압에 결합된 저항을 더 포함하는 제어 회로.
제1항에 있어서,

상기 수신 전압 조정 수단은,

각각의 베이스가 상기 차동 증폭기의 출력들 중의 하나에 결합되는 제1 및 제2 이미터 결합 트랜지스터 - 상기 제1 이미터 결합 트랜지스터의 콜렉터에는 값 R의 저항이 결합되고, 상기 제2 이미터 결합 트랜지스터의 콜렉터에는 값 NR의 저항이 결합됨 -;

제1 및 제2 입력이 상기 제1 및 제2 이미터 결합 트랜지스터의 상기 콜렉터에 각각 결합된 제1 연산 증폭기; 및

베이스가 상기 제1 연산 증폭기의 출력에 결합되고 콜렉터가 상기 제어 노드에 결합된 제3 트랜지스터

를 포함하는 제어 회로.
제3항에 있어서,

상기 송신 전압 조정 수단은,

각각의 베이스가 상기 차동 증폭기의 출력들 중의 하나에 결합된 제4 및 제5 이미터 결합 트랜지스터 - 상기 제4 이미터 결합 트랜지스터의 콜렉터에는 값 R의 저항이 결합되고, 상기 제5 이미터 결합 트랜지스터의 콜렉터에는 값 NR의 저항이결합됨 -;

제1 및 제2 입력이 상기 제4 및 제5 이미터 결합 트랜지스터의 상기 콜렉터에 각각 결합된 제2 연산 증폭기; 및

베이스가 상기 제2 연산 증폭기의 출력에 결합되고 콜렉터가 상기 제어 노드에 결합된 제6 트랜지스터

를 포함하는 제어 회로.
제4항에 있어서,

상기 제1, 제2 제4 및 제5 이미터 결합 트랜지스터와 상기 제3 트랜지스터는 NPN 바이폴라 트랜지스터이고 상기 제6 트랜지스터는 PNP 바이폴라 트랜지스터인 제어 회로.