KR100328703B1 - Method of forming a polycide in a semiconductor device - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 69
- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 171
- 229920005591 polysilicon Polymers 0.000 claims abstract description 167
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 55
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 54
- 239000012535 impurity Substances 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 238000004140 cleaning Methods 0.000 claims abstract description 21
- 150000002500 ions Chemical class 0.000 claims abstract description 20
- 238000000137 annealing Methods 0.000 claims abstract description 7
- 238000000059 patterning Methods 0.000 claims abstract description 5
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 22
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 22
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 claims 2
- 229910052710 silicon Inorganic materials 0.000 abstract description 19
- 239000010703 silicon Substances 0.000 abstract description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 18
- 150000004676 glycans Polymers 0.000 abstract description 2
- 150000004804 polysaccharides Polymers 0.000 abstract description 2
- 238000005406 washing Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 196
- 229910052698 phosphorus Inorganic materials 0.000 description 32
- 239000011574 phosphorus Substances 0.000 description 32
- -1 phosphorus ion Chemical class 0.000 description 25
- 239000007789 gas Substances 0.000 description 10
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 230000007423 decrease Effects 0.000 description 7
- 239000002019 doping agent Substances 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000013100 final test Methods 0.000 description 1
- 229920000831 ionic polymer Polymers 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
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Abstract
본 발명은 반도체장치의 폴리사이드 구조 형성방법에 관한 것으로, 특히, 폴리사이드 구조를 갖는 게이트 형성시 폴리실리콘층의 불순물 도핑농도 프로파일을 실리사이드층과 접촉하는 상부 폴리실리콘층의 농도를 높게하고 하부 폴리실리콘층의 농도는 일반적으로 요구되는 농도를 갖도록 하여 후속공정 후 폴리실리콘층의 농도 프로파일을 균일하게 하여 폴리사이드-폴리사리드 구조의 게이트 콘택형성시 저항을 감소시키고 게이트 특성의 안정화를 도모하며 제품의 수율을 향상시키도록 한 반도체장치의 폴리사이드 게이트 형성방법에 관한 것이다. 본 발명의 일 실시예에 따른 반도체장치의 폴리사이드 구조 형성방법은 기판상에 불순물로 하부는 제 1 농도로 도핑되고 상부는 상기 제 1 농도보다 높은 제 2 농도로 도핑된 폴리실리콘층을 형성하는 단계와, 상기 폴리실리콘층의 표면을 전세정하는 단계와, 상기 폴리실리콘층의 표면에 실리사이드층을 형성하는 단계와, 상기 기판에 열공정을 실시하는 단계를 포함하여 이루어진다. 본 발명의 또 다른 실시예에 따른 반도체장치의 폴리사이드 게이트 형성방법은 반도체 기판상에 절연막을 형성하는 단계와, 상기 절연막상에 불순물 이온으로 도핑되어 제 1 도핑농도를 갖는 제 1 폴리실리콘층을 형성하는 단계와, 상기 제 1 폴리실리콘층상에 상기 불순물 이온으로 도핑되어 상기 제 1 도핑농도보다 높은 제 2 도핑농도를 갖는 제 2 폴리실리콘층을 형성하는 단계와, 상기 제 2 폴리실리콘층 표면을 전세정하는 단계와, 상기 제 2 폴리실리콘층상에 실리사이드층을 형성하는 단계와, 상기 실리사이드층과 제 2 폴리실리콘층 그리고제 1 폴리실리콘층을 차례로 패터닝하여 잔류한 실리사이드층/제 2 폴리실리콘층/제 1 폴리실리콘층으로 이루어진 게이트를 형성하는 단계와, 상기 게이트 측면 하단 상기 기판의 소정부위에 도핑영역을 형성하는 단계와, 상기 기판에 어닐링을 실시하는 단계를 포함하여 이루어진다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a polyside structure of a semiconductor device, and more particularly, in forming a gate having a polyside structure, an impurity doping concentration profile of a polysilicon layer is brought into contact with the silicide layer to increase the concentration of the upper polysilicon layer and lower poly The concentration of the silicon layer is generally required to make the concentration profile of the polysilicon layer uniform after the subsequent process to reduce the resistance when forming the gate contact of the polyside-polysaccharide structure and to stabilize the gate characteristics. A method of forming a polyside gate of a semiconductor device to improve the yield of the. In a method of forming a polyside structure of a semiconductor device according to an embodiment of the present invention, a polysilicon layer doped with impurities at a first concentration and a top portion doped with a second concentration higher than the first concentration is formed of impurities on a substrate. And pre-cleaning the surface of the polysilicon layer, forming a silicide layer on the surface of the polysilicon layer, and performing a thermal process on the substrate. In another embodiment, a method of forming a polyside gate of a semiconductor device includes forming an insulating film on a semiconductor substrate, and forming a first polysilicon layer doped with impurity ions on the insulating film and having a first doping concentration. Forming a second polysilicon layer having a second doping concentration higher than the first doping concentration by being doped with the impurity ions on the first polysilicon layer, and forming a surface of the second polysilicon layer Pre-washing, forming a silicide layer on the second polysilicon layer, and patterning the silicide layer, the second polysilicon layer, and the first polysilicon layer in order to retain the remaining silicide layer / second polysilicon layer / Forming a gate formed of a first polysilicon layer, and forming a doped region at a predetermined portion of the substrate at a lower side of the gate side And a step, comprises the step of annealing the substrate.
Description
본 발명은 반도체장치의 폴리사이드 구조 형성방법에 관한 것으로, 특히, 폴리사이드 구조를 갖는 게이트 형성시 폴리실리콘층의 불순물 도핑농도 프로파일을 실리사이드층과 접촉하는 상부 폴리실리콘층의 농도를 높게하고 하부 폴리실리콘층의 농도는 일반적으로 요구되는 농도를 갖도록 하여 후속공정 후 폴리실리콘층의 농도 프로파일을 균일하게 하여 폴리사이드-폴리사리드 구조의 게이트 콘택형성시 저항을 감소시키고 게이트 특성의 안정화를 도모하며 제품의 수율을 향상시키도록 한반도체장치의 폴리사이드 게이트 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a polyside structure of a semiconductor device, and more particularly, in forming a gate having a polyside structure, an impurity doping concentration profile of a polysilicon layer is brought into contact with the silicide layer to increase the concentration of the upper polysilicon layer and lower poly The concentration of the silicon layer is generally required to make the concentration profile of the polysilicon layer uniform after the subsequent process to reduce the resistance when forming the gate contact of the polyside-polysaccharide structure and to stabilize the gate characteristics. It relates to a polyside gate forming method of a semiconductor device to improve the yield.
반도체장치가 고집적화됨에 따라 소오스 및 드레인영역으로 이용되는 불순물영역과 게이트의 폭이 감소되고 있다. 이에 따라, 반도체장치는 불순물영역의 접촉 저항 및 게이트의 시트 저항이 증가하여 동작 속도가 저하되는 문제점이 발생되었다.As semiconductor devices are highly integrated, the widths of impurity regions and gates used as source and drain regions are reduced. As a result, the semiconductor device has a problem in that an operating speed decreases due to an increase in contact resistance of an impurity region and sheet resistance of a gate.
그러므로, 반도체장치 내의 소자들의 배선을 알루미늄 합금 및 텅스텐 등의 저저항 물질로 형성하거나, 또는, 게이트전극을 폴리실리콘으로 형성하는 경우에 실리사이드층을 형성하여 저항을 감소시킨다. 상기에서 다결정실리콘으로 형성된 게이트에 실리사이드층을 형성할 때 불순물영역의 표면에도 실리사이드층을 형성하여 접촉 저항을 감소시킨다.Therefore, when the wirings of the elements in the semiconductor device are formed of a low resistance material such as aluminum alloy and tungsten, or when the gate electrode is formed of polysilicon, a silicide layer is formed to reduce the resistance. When the silicide layer is formed on the gate formed of polycrystalline silicon, a silicide layer is also formed on the surface of the impurity region to reduce the contact resistance.
위에서 설명한 바와 같이, 반도체소자의 디자인 룰(design rule)이 더욱 엄격해짐에 따라 게이트에서의 높은 저항은 소자의 동작속도를 저하시키는 주요 원인이 된다. 따라서, 저저항의 게이트전극의 제조가 소자동작속도 개선에 필수적이다. 이러한 저항개선을 위하여 비저항값이 낮은 내열금속으로 형성된 실리사이드(refractory metal silicide)를 갖는 게이트전극을 제조한다. 이러한 구조의 게이트전극을 폴리사이드형(polycide, silicide on doped polycrystalline silicon) 게이트전극이라 한다.As described above, as the design rule of the semiconductor device becomes more strict, the high resistance at the gate becomes a major cause of lowering the operation speed of the device. Therefore, fabrication of the low resistance gate electrode is essential for improving the device operation speed. In order to improve the resistance, a gate electrode having a silicide (refractory metal silicide) formed of a heat resistant metal having a low specific resistance is manufactured. The gate electrode having such a structure is called a polycide (silicide on doped polycrystalline silicon) gate electrode.
폴리사이드 구조의 형성을 위하여 가장 널리 사용되는 것이 WSi2이다. 소자의 집적도가 증가하여 단위소자가 차지하는 면적이 감소함에 따라 더욱 낮은 저항값을 갖는 실리사이드의 형성이 요구되고 있다. 이때, WSi2의 비저항값은 60 내지 200μΩ-㎝이다.The most widely used for the formation of polyside structures is WSi 2 . As the integration of devices increases and the area occupied by unit devices decreases, formation of silicides having lower resistance values is required. At this time, the resistivity of WSi 2 is 60 to 200μΩ-㎝.
폴리사이드 구조의 형성방법은 크게 두가지로 나눌 수 있다.The method of forming a polyside structure can be broadly divided into two methods.
첫째, 도전성을 갖는 도핑된 폴리실리콘층 위에 금속층을 증착한 후 이를 열처리하여 금속과 실리콘의 반응으로 실리사이드를 형성한다. 그러나, 이때 형성되는 금속-실리콘의 실리사이드는 두껍고 균일한 두께를 갖는 실리사이드층의 형성이 곤란하며, 후속 열공정에서 폴리실리콘층의 도판트가 금속층으로 확산되어 금속층과 폴리실리콘층 계면 부근에서의 폴리실리콘층 도핑농도를 금격히 감소시키게 된다.First, a metal layer is deposited on a conductive doped polysilicon layer and then heat-treated to form silicide by reaction of metal and silicon. However, the silicide of the metal-silicon formed at this time is difficult to form a silicide layer having a thick and uniform thickness, and in a subsequent thermal process, the dopant of the polysilicon layer diffuses into the metal layer and the poly near the interface between the metal layer and the polysilicon layer The silicon layer doping concentration is greatly reduced.
둘째, 열공정 대신 도전성을 갖는 도핑된 폴리실리콘층 위에 직접 실리사이드 물질을 증착하는 방법이 있다. 일반적으로, 스퍼터링방법으로 도핑된 폴리실리콘층위에 실리사이드 콤포짙 타겟(silicide composite target)을 이용하여 실리사이드층을 직접 형성한다. 그러나, 이와 같은 방법은 스퍼터링으로 증착하므로 균일한 성분을 갖는 실리사이드층의 형성이 곤란하다.Second, there is a method of depositing a silicide material directly on a conductive doped polysilicon layer instead of a thermal process. In general, a silicide layer is directly formed on a polysilicon layer doped by a sputtering method using a silicide composite target. However, this method is difficult to form a silicide layer having a uniform component because it is deposited by sputtering.
반도체장치 제조시 게이트전극의 재료로 하부에 폴리실리콘층을 형성하고 그 상부에 실리사이드(WSix)층을 형성하며, 상기와 같은 이유로 도핑된 폴리실리콘층을 형성하기 위하여 배치 타입(batch type)의 퍼내스와 폴리실리콘층이 도전성을 갖도록 불순물 도핑을 실시한다.In manufacturing a semiconductor device, a polysilicon layer is formed on the lower portion of the gate electrode and a silicide (WSi x ) layer is formed on the upper portion of the gate electrode. Impurity doping is performed so that the furnace and the polysilicon layer are conductive.
폴리실리콘층이 적절한 Rs를 유지하도록 불순물이온(주로 P)으로 도핑시, 도핑 타겟을 폴리실리콘층이 전반적으로 균일한 도핑 농도를 갖도록 결정한다. 그러나, 폴리실리콘층에 도핑된 불순물이온들은 세정공정과 열처리공정 등의 후속공정에 의하여 균일한 도핑농도 프로파일을 유지 못하고 왜곡된다.When the polysilicon layer is doped with impurity ions (mainly P) to maintain the appropriate Rs, the doping target is determined such that the polysilicon layer has an overall uniform doping concentration. However, impurity ions doped in the polysilicon layer are distorted without maintaining a uniform doping concentration profile by a subsequent process such as a cleaning process and a heat treatment process.
이와 같은 도핑된 폴리실리콘층 상에 게이트전극의 비저항을 감소시키기 위하여 도핑된 폴리실리콘층과 비교하여 전기전도도가 우수하고 폴리실리콘과의 접착성이 우수한 길리사이드로 WSix를 적층하여 폴리사이드 구조를 갖는 게이트전극을 형성한다.In order to reduce the resistivity of the gate electrode on the doped polysilicon layer, WSi x was laminated with a Gilicide which has excellent electrical conductivity and excellent adhesion with polysilicon compared to the doped polysilicon layer to form a polyside structure. A gate electrode is formed.
도 1은 종래 기술에 따라 제조된 반도체장치의 트랜지스터 단면도이다.1 is a cross-sectional view of a transistor of a semiconductor device manufactured according to the prior art.
도 1을 참조하면, 반도체기판인 실리콘기판(10)의 활성영역상에 수십Å의 두께를 갖는 게이트절연막(11)이 형성되어 있고, 게이트절연막(11)상에 P이온으로 일정한 농도로 도핑된 폴리실리콘층(12)이 수백Å의 두께로 형성되어 있고, 그 위에 WSix로 이루어진 실리사이드층(13)이 소정의 형태로 패터닝되어 게이트전극(13,12)을 구성한다.Referring to FIG. 1, a gate insulating film 11 having a thickness of several tens of GHz is formed on an active region of a silicon substrate 10, which is a semiconductor substrate, and is doped at a constant concentration with P ions on the gate insulating film 11. The polysilicon layer 12 is formed to a thickness of several hundred microns, and a silicide layer 13 made of WSi x is patterned in a predetermined shape to form the gate electrodes 13 and 12.
이와 같이 제조된 모스형 트랜지스터의 게이트는 도핑된 폴리실리콘층(13)과 실리사이드층(13)이 접촉하며 적층되어 있으므로, 최초 폴리실리콘층에서의 도핑 프로파일과 최종 폴리실리콘층(12)의 도핑 프로파일이 상이하게 된다. 즉, 폴리실리콘층의 도판트 일부가 텅스텐 실리사이드층(13)으로 확산되어 경계면에서의 폴리시리콘층 도핑농도가 급격하게 감소된다.Since the doped polysilicon layer 13 and the silicide layer 13 are stacked in contact with the gate of the MOS transistor manufactured as described above, the doping profile of the initial polysilicon layer and the doping profile of the final polysilicon layer 12 are This will be different. In other words, a portion of the dopant of the polysilicon layer diffuses into the tungsten silicide layer 13 so that the polysilicon layer doping concentration at the interface is drastically reduced.
다시 말하면, 게이트전극의 적절한 도전성을 확보하기 위하여 폴리실리콘층에 캐리어 역할을 할 P이온을 불순물로 도핑시, 종래 기술에서는 퍼내스 타입의 장치에서 실리콘 기판의 깊이 방향으로 균일한 P이온의 농도 프로파일을 갖는 단일층을 형성한다.In other words, in the prior art, when doping P ions to serve as carriers in the polysilicon layer with impurities to ensure proper conductivity of the gate electrode, the concentration profile of P ions uniform in the depth direction of the silicon substrate in the furnace type device is known. To form a single layer having.
그리고, 도핑된 폴리실리콘층만으로는 충분한 전기전도도를 확보하기 곤란하므로 이를 위하여 비저항값이 상대적으로 낮은 텅스텐 실리사이드를 도핑된 폴리시리콘층상에 적층하여 게이트전극을 형성한다.In addition, since only a doped polysilicon layer is difficult to secure sufficient electrical conductivity, a gate electrode is formed by stacking tungsten silicide having a relatively low resistivity on the doped polysilicon layer.
또한, 상기와 같은 종래 기술에 따른 트랜지스터의 제조공정은 다음과 같다.In addition, the manufacturing process of the transistor according to the prior art as described above is as follows.
먼저, 층간절연층이 형성된 반도체기판인 실리콘기판(10)의 소정 부분에 LOCOS(Local Oxidation of Silicon) 방법 등의 소자격리방법에 의해 필드산화막(도시안함)을 형성하여 소자의 활성영역과 소자격리영역을 형성한다.First, a field oxide film (not shown) is formed on a predetermined portion of a silicon substrate 10, which is a semiconductor substrate on which an interlayer insulating layer is formed, by a device isolation method such as a local oxide of silicon (LOCOS) method to isolate an active region of a device and device isolation. Form an area.
그리고 반도체기판(10)의 표면을 열산화하여 게이트절연막으로 게이트산화막(11)을 형성한다.The surface of the semiconductor substrate 10 is thermally oxidized to form a gate oxide film 11 as a gate insulating film.
그다음, 게이트전극을 포함하는 워드라인을 형성하기 위하여 게이트산화막(11) 위에 불순물이 도핑된 폴리실리콘층(in-situ doped polycrystalline silicon)(11)을 화학기상증착법으로 증착하여 형성하거나, 도핑되지 않은 폴리실리콘층(undoped polycrystalline silicon)을 화학기상증착법으로 증착한 후 이온주입을 실시하여 도핑시킨다. 이와 같이 형성된 폴리실리콘층(12)은 이후 공정에서 패터닝되어 게이트전극 및 워드라인의 하부구조를 이루게 된다.Then, an impurity doped polysilicon layer 11 is formed by chemical vapor deposition on the gate oxide layer 11 to form a word line including the gate electrode, or an undoped A polysilicon layer (undoped polycrystalline silicon) is deposited by chemical vapor deposition and then doped by ion implantation. The polysilicon layer 12 formed as described above is patterned in a subsequent process to form a lower structure of the gate electrode and the word line.
그리고, 폴리실리콘층(12)상에 고온에서 SiH2Cl2가스를 흘린다. 이때, 고온에서 열분해된 SiH2Cl2가스는 기판상에 Si 분위기를 형성한다.And and it passes the SiH 2 Cl 2 gas at a high temperature on the polysilicon layer 12. At this time, the SiH 2 Cl 2 gas pyrolyzed at high temperature forms a Si atmosphere on the substrate.
그리고, 이미 형성된 Si 분위기 하에서 주 실리사이드층 형성시와 비교하여 SiH2Cl2양을 증가시키고 WF6양을 감소시킨 조건으로 이들 가스를 반응시켜폴리실리콘층(12)상에 실리콘이 풍부한(Si rich) WSix 핵이 되는 씨드층(seed layer, 도시안함)을 형성한다.Then, these gases are reacted under conditions of increasing the SiH 2 Cl 2 amount and decreasing the WF 6 amount under the Si atmosphere, which is higher than that of forming the main silicide layer. ) Forms a seed layer (not shown) that becomes the WSix nucleus.
그 다음, SiH2Cl2가스와 WF6가스를 일정 비율로 혼합하여 실리사이드층(13)인 주WSix(13)층을 형성한다.Next, the SiH 2 Cl 2 gas and the WF 6 gas are mixed at a predetermined ratio to form a main WSi x (13) layer, which is the silicide layer 13.
이와 같이 형성된 WSix층은 디램 등의 소자에서 게이트라인과 비트라인 등의 재질로 사용된다.The WSi x layer thus formed is used as a material for gate lines and bit lines in devices such as DRAMs.
그 다음, 실리사이드층(13)과 인(P) 등의 불순물로 도핑된 폴리실리콘층(12)에 어닐링 등의 열처리를 실시하여 불순물 이온을 충분히 확산시킨다. 따라서, 도핑된 폴리실리콘층에 포함된 인(P) 성분은 WSix와의 농도 차이에 의하여 실리사이드층(13)으로 확산된다.Then, the silicide layer 13 and the polysilicon layer 12 doped with impurities such as phosphorus (P) are subjected to heat treatment such as annealing to sufficiently diffuse the impurity ions. Therefore, the phosphorus (P) component included in the doped polysilicon layer is diffused into the silicide layer 13 by the difference in concentration with WSi x .
그 결과, 폴리실리콘층(12)의 도핑 농도가 감소하여 비저항이 증가한 폴리사이드 구조가 형성된다.As a result, the doping concentration of the polysilicon layer 12 is reduced to form a polyside structure with an increased specific resistance.
그 다음 실리사이드층(13)과 폴리실리콘층(12)을 포토리쏘그래피로 패터닝하여 게이트라인을 형성한다.The silicide layer 13 and polysilicon layer 12 are then patterned by photolithography to form a gate line.
그 다음, 일반적인 공정으로 게이트를 이온주입마스크로 이용하여 게이트 측면 하단의 노출된 활성영역을 도핑시켜 불순물 확산영역(14)을 형성하여 소스/드레인(14)을 완성한다.Next, using a gate as an ion implantation mask, a dopant diffusion region 14 is formed by doping the exposed active region at the lower side of the gate side to complete the source / drain 14.
도 2a와 도 2b는 종래 기술에 따라 형성되는 폴리사이드 구조 게이트의 폴리실리콘 도핑 단계와 후속공정 진행후의 게이트에서의 도핑농도를 도시한 그래프이다.2A and 2B are graphs showing the doping concentration in the gate after the polysilicon doping step and the subsequent process of the polyside structure gate formed according to the prior art.
도 2a는 폴리실리콘층을 인이온으로 도핑시킨 후의 인이온 농도 프로파일을 도시하는 그래프이다. 이때, y1은 인이온의 적정 농도 레벨을 나타내고, x1은 폴리실리콘층의 최상부 높이이며, x2는 텅스텐 실리사이드층의 최종 높이를 나타낸다.FIG. 2A is a graph showing the phosphorus ion concentration profile after doping the polysilicon layer with phosphorus ions. FIG. In this case, y1 represents an appropriate concentration level of phosphorus ion, x1 represents a top height of the polysilicon layer, and x2 represents a final height of the tungsten silicide layer.
도 2a를 참조하면, 수평축은 실리콘기판 표면으로부터 폴리사이드 구조의 게이트전극 높이를 나타내며, 수직축은 폴리사이드 구조의 하부를 이루는 폴리실리콘층내의 인(P)이온 농도 레벨을 나타낸다.Referring to FIG. 2A, the horizontal axis represents the height of the gate electrode of the polyside structure from the silicon substrate surface, and the vertical axis represents the phosphorus (P) ion concentration level in the polysilicon layer that forms the lower part of the polyside structure.
게이트 높이에 따른 인이온 농도(P1)는 트랜지스터 구동 특성상 일정한 레벨(y1)을 유지하여야 한다.The phosphorus ion concentration P1 according to the gate height should be maintained at a constant level y1 due to the transistor driving characteristics.
도 2b는 폴리실리콘층을 인이온으로 도핑시킨 후, 세정공정과 텅스텐 실리사이드층을 형성한 후 열처리공정 등을 거친 후의 폴리사이드 구조의 게이트전극에서의 인이온 농도 프로파일을 도시하는 그래프이다. 이때, y1은 인이온의 적정 농도 레벨을 나타내고, x1은 폴리실리콘층의 최상부 높이이며, x2는 텅스텐 실리사이드층의 최종 높이를 나타낸다.FIG. 2B is a graph showing the phosphorus ion concentration profile in the gate electrode of the polyside structure after the polysilicon layer is doped with phosphorus ions, followed by a cleaning process, a tungsten silicide layer, and a heat treatment process. In this case, y1 represents an appropriate concentration level of phosphorus ion, x1 represents a top height of the polysilicon layer, and x2 represents a final height of the tungsten silicide layer.
도 2b를 참조하면, 수평축은 실리콘기판 표면으로부터 폴리사이드 구조의 게이트전극 높이를 나타내며, 수직축은 폴리사이드 구조의 하부를 이루는 폴리실리콘층내의 인(P)이온 농도 레벨을 나타낸다.Referring to FIG. 2B, the horizontal axis represents the gate electrode height of the polyside structure from the silicon substrate surface, and the vertical axis represents the phosphorus (P) ion concentration level in the polysilicon layer forming the lower part of the polyside structure.
게이트 높이에 따른 인이온 농도(P2)는 트랜지스터 구동 특성상 일정한 레벨(y1)을 유지하여야 하지만, 세정공정과 열공정 등으로 인하여 도핑농도 프로파일(P2)이 텅스텐 실리사이드층과 인접한 폴리실리콘층 부근(M1)에서 급격히 감소함을 알 수 있다.The phosphorus ion concentration P2 according to the gate height must maintain a constant level y1 due to the transistor driving characteristics, but due to the cleaning process and the thermal process, the doping concentration profile P2 is near the polysilicon layer adjacent to the tungsten silicide layer (M1). It can be seen that the sharp decrease in).
도핑된 폴리실리콘층의 상부에서 인이온의 도핑농도가 감소하는 이유는, 텅스텐 실리사이드층 형성전에 자연산화막을 제거하기 위한 세정공정에서 세정액에 의하여 용해되어 인이온이 소정량 소실되고, 텅스텐실리사이드층 증착 후 열처리공정에서 인이온이 실리사이드층으로 확산되기 때문이다.The doping concentration of the phosphorus ion on the doped polysilicon layer is reduced because it is dissolved by the cleaning liquid in the cleaning process for removing the natural oxide film before the formation of the tungsten silicide layer, and a predetermined amount of phosphorus ion is lost, and the tungsten silicide layer is deposited. This is because phosphorus ions diffuse into the silicide layer in the post-heat treatment process.
따라서, 폴리사이드의 폴리시리콘층의 인이온 농도 감소로 게이트전극의 특성이 저하되고, 특히 폴리사이드-폴리사이드 게이트 콘택 구조를 갖는 소자에서는 콘택저항이 크게 증가한다.Therefore, a decrease in the phosphorus ion concentration of the polysilicon layer of the polycide deteriorates the characteristics of the gate electrode, and in particular, the contact resistance of the device having the polycide-polyside gate contact structure is greatly increased.
또한, 게이트산화막의 특성을 유지하기 위하여 폴리실리콘층의 도핑 농도를 높이기에는 한계가 있다.In addition, in order to maintain the characteristics of the gate oxide film, there is a limit in increasing the doping concentration of the polysilicon layer.
따라서, 본 발명의 목적은 폴리사이드 구조 형성시 폴리실리콘층의 불순물 도핑농도 프로파일을 실리사이드층과 접촉하는 상부 폴리실리콘층의 농도를 높게하고 하부 폴리실리콘층의 농도는 일반적으로 요구되는 농도를 갖도록 하여 후속공정 후 폴리실리콘층의 농도 프로파일을 균일하게 하여 게이트라인 또는 비트라인의 저항을 감소시키고 게이트 특성의 안정화를 도모하며 제품의 수율을 향상시키도록 한 반도체장치의 폴리사이드 구조 형성방법을 제공하는데 있다.Accordingly, an object of the present invention is to increase the concentration of the impurity doping concentration profile of the polysilicon layer in contact with the silicide layer in forming the polyside structure, and to make the concentration of the lower polysilicon layer generally have the required concentration. It is to provide a method of forming a polyside structure of a semiconductor device to uniformize the concentration profile of the polysilicon layer after the subsequent process to reduce the resistance of the gate line or bit line, to stabilize the gate characteristics and to improve the yield of products. .
본 발명의 목적은 폴리사이드 구조 형성시 폴리실리콘층의 불순물 도핑농도 프로파일을 실리사이드층과 접촉하는 상부 폴리실리콘층의 농도를 높게하고 하부 폴리실리콘층의 농도는 일반적으로 요구되는 농도를 갖도록 하여 후속공정 후 폴리실리콘층의 농도 프로파일을 균일하게 하여 폴리사이드-폴리사리드 구조의 게이트 콘택형성시 저항을 감소시키고 게이트 특성의 안정화를 도모하며 제품의 수율을 향상시키도록 한 반도체장치의 폴리사이드 게이트 형성방법을 제공하는데 있다.An object of the present invention is to increase the concentration of the impurity doping concentration profile of the polysilicon layer in contact with the silicide layer and to form the lower polysilicon layer with the concentration generally required in forming a polyside structure. After the polysilicon layer is uniform in concentration profile, polyside gate polysilicon gate formation method of the semiconductor device to reduce the resistance when forming the gate contact of the polyside-polysariide structure, to stabilize the gate characteristics and to improve the yield of the product To provide.
상기 목적들을 달성하기 위한 본 발명의 일 실시예에 따른 반도체장치의 폴리사이드 구조 형성방법은 기판상에 불순물로 하부는 제 1 농도로 도핑되고 상부는 상기 제 1 농도보다 높은 제 2 농도로 도핑된 폴리실리콘층을 형성하는 단계와, 상기 폴리실리콘층의 표면을 전세정하는 단계와, 상기 폴리실리콘층의 표면에 실리사이드층을 형성하는 단계와, 상기 기판에 열공정을 실시하는 단계를 포함하여 이루어진다.According to an aspect of the present invention, there is provided a method of forming a polyside structure of a semiconductor device in which a lower portion is doped with impurities and a upper portion is doped with a second concentration higher than the first concentration. Forming a polysilicon layer, pre-cleaning the surface of the polysilicon layer, forming a silicide layer on the surface of the polysilicon layer, and performing a thermal process on the substrate.
상기 목적들을 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체장치의 폴리사이드 게이트 형성방법은 반도체 기판상에 절연막을 형성하는 단계와, 상기 절연막상에 불순물 이온으로 도핑되어 제 1 도핑농도를 갖는 제 1 폴리실리콘층을 형성하는 단계와, 상기 제 1 폴리실리콘층상에 상기 불순물 이온으로 도핑되어 상기 제 1 도핑농도보다 높은 제 2 도핑농도를 갖는 제 2 폴리실리콘층을 형성하는 단계와, 상기 제 2 폴리실리콘층 표면을 전세정하는 단계와, 상기 제 2 폴리실리콘층상에 실리사이드층을 형성하는 단계와, 상기 실리사이드층과 제 2 폴리실리콘층 그리고 제 1 폴리실리콘층을 차례로 패터닝하여 잔류한 실리사이드층/제 2 폴리실리콘층/제 1 폴리실리콘층으로 이루어진 게이트를 형성하는 단계와, 상기 게이트 측면 하단 상기 기판의 소정부위에 도핑영역을 형성하는 단계와, 상기 기판에 어닐링을 실시하는 단계를 포함하여 이루어진다.According to another aspect of the present invention, there is provided a method of forming a polyside gate of a semiconductor device, the method including forming an insulating film on a semiconductor substrate, and having a first doping concentration by being doped with impurity ions on the insulating film. Forming a first polysilicon layer, forming a second polysilicon layer having a second doping concentration higher than the first doping concentration by being doped with the impurity ions on the first polysilicon layer; Pre-cleaning the surface of the second polysilicon layer, forming a silicide layer on the second polysilicon layer, and then patterning the silicide layer, the second polysilicon layer, and the first polysilicon layer in order to retain the remaining silicide layer / Forming a gate made of a second polysilicon layer / first polysilicon layer; Forming a doped region in a predetermined portion; and annealing the substrate.
도 1은 종래 기술에 따라 제조된 반도체장치의 트랜지스터 단면도1 is a cross-sectional view of a transistor of a semiconductor device manufactured according to the prior art.
도 2a와 도 2b는 종래 기술에 따라 형성되는 폴리사이드 구조 게이트의 폴리실리콘 도핑 단계와 후속공정 진행후의 게이트에서의 도핑농도를 도시한 그래프2A and 2B are graphs showing the doping concentration at the gate after the polysilicon doping step and subsequent process of the polyside structure gate formed according to the prior art;
도 3은 본 발명에 따라 제조된 반도체장치의 트랜지스터 단면도3 is a cross-sectional view of a transistor of a semiconductor device manufactured according to the present invention.
도 4a와 도 4b는 본 발명에 따라 형성되는 폴리사이드 구조 게이트의 폴리실리콘 도핑 단계와 후속공정 진행후의 게이트에서의 도핑농도를 도시한 그래프4A and 4B are graphs showing the doping concentration at the gate after the polysilicon doping step and subsequent process of the polyside structure gate formed according to the present invention.
반도체장치의 소자들이 고집적화를 요구하게 됨에 따라, 디램 등의 소자에서 게이트라인 및 비트라인의 재질이 도핑된 폴리실리콘에서 도핑된 폴리실리콘과 실리사이드로 이루어진 폴리사이드 구조를 사용한다.As devices of semiconductor devices require high integration, polysilicon structures including doped polysilicon and silicide in polysilicon doped with gate and bit line materials are used in devices such as DRAMs.
본 발명은 종래의 텅스텐 실리사이드의 낮은 비저항 및 열적 내성이 우수한 장점을 살리면서 폴리사이드의 스트레스 및 접촉저항을 감소시키기 위하여 폴리실리콘층의 상부를 상대적으로 고농도로 도핑시키고 하부는 소자에서 요구되는 적정량으로 도핑시켜 게이트전극 또는 비트라인의 특성이 후속공정에서 열화되는 것을 방지한다.The present invention, while taking advantage of the low specific resistance and thermal resistance of the conventional tungsten silicide while doping the upper portion of the polysilicon layer in a relatively high concentration in order to reduce the stress and contact resistance of the polyside and the lower portion to the required amount required in the device Doping prevents deterioration of the gate electrode or bit line characteristics in subsequent steps.
본 발명은 반도체장치의 게이트라인 또는 비트라인으로 사용되는 폴리사이드의 특성을 향상시켜, 즉, 도핑된 폴리실리콘층 형성 후 후속 세정 및 열처리 공정에서 폴리실리콘층 내의 불순물 농도 프로파일이 왜곡되는 것을 방지하는 방법으로 제품의 특성을 개선한다.The present invention improves the properties of polysides used as gate lines or bit lines in semiconductor devices, i.e. to prevent the impurity concentration profile in the polysilicon layer from being distorted in subsequent cleaning and heat treatment processes after the doped polysilicon layer is formed. To improve the properties of the product.
따라서, 본 발명은 폴리사이드를 게이트전극재료로 사용하는 반도체소자 제조공정에서 콘택저항과 최종 테스트에서 큰 영향을 미치는 도전층으로 사용되는 도핑된 폴리실리콘층의 안정성을 추가공정 도입없이 구현할 수 있다.Therefore, the present invention can realize the stability of the doped polysilicon layer used as a conductive layer that has a great influence in the contact resistance and the final test in the semiconductor device manufacturing process using a polyside as a gate electrode material without introducing an additional process.
본 발명의 종래 기술과의 차이점은, 폴리사이드 구조의 하부를 이루는 도핑된 폴리실리콘층 형성시 단일 농도 프로파일을 형성하는 대신 실리사이드층과 접촉하는 부위의 농도를 높게 형성하여 후속 공정에서의 농도 프로파일 왜곡을 치유하는데 있다.The difference from the prior art of the present invention is that instead of forming a single concentration profile in forming the doped polysilicon layer that forms the lower part of the polyside structure, the concentration of the site in contact with the silicide layer is formed to be high so that the concentration profile is distorted in a subsequent process. To heal.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명에 따라 제조된 반도체장치의 트랜지스터 단면도이다.3 is a cross-sectional view of a transistor of a semiconductor device manufactured according to the present invention.
도 3을 참조하면, 반도체기판인 실리콘기판(20)의 활성영역상에 수십Å의 두께를 갖는 게이트절연막(21)이 형성되어 있고, 게이트절연막(21)상에 P이온으로 일정한 농도로 도핑된 제 1 폴리실리콘층(220)과 제 2 폴리실리콘층(221)이 수백Å의 두께로 형성되어 있고, 그 위에 WSix로 이루어진 실리사이드층(23)이 소정의 형태로 패터닝되어 게이트전극(23,221,220)을 구성한다.Referring to FIG. 3, a gate insulating film 21 having a thickness of several tens of micrometers is formed on an active region of a silicon substrate 20, which is a semiconductor substrate, and is doped at a constant concentration with P ions on the gate insulating film 21. The first polysilicon layer 220 and the second polysilicon layer 221 are formed to a thickness of several hundreds of microseconds, and the silicide layer 23 made of WSi x is patterned into a predetermined shape to form the gate electrodes 23, 221, and 220. Configure
이와 같이 제조된 모스형 트랜지스터의 게이트는 도핑된 제 2 폴리실리콘층(221)이 최초 고농도로 도핑되어 실리사이드층(23)이 접촉하며 적층되어 있어도, 최초 제 2 폴리실리콘층에서의 도핑 프로파일과 세정/열공정 등의 후속공정을 거친 최종 제 2 폴리실리콘층(221)의 도핑 프로파일이 제 1 폴리실리콘층(220)의 도핑농도와 같아지게 된다. 즉, 최초에 제 1 폴리실리콘층(220) 보다 상대적으로 고농도로 도핑된 제 2 폴리실리콘층의 도판트 일부가 세정공정으로 소실되고 열공정에서 텅스텐 실리사이드층(23)으로 확산되어 경계면에서의 폴리시리콘층 도핑농도가 감소되어 제 2 폴리실리콘층(221)과 제 1 폴리실리콘층(220)의 도핑농도가 동일해진다.In the gate of the MOS transistor manufactured as described above, even when the doped second polysilicon layer 221 is doped to a high concentration for the first time and the silicide layer 23 is laminated, the doping profile and cleaning of the first polysilicon layer are performed. The doping profile of the final second polysilicon layer 221 which has been subjected to a subsequent process such as a thermal process is equal to the doping concentration of the first polysilicon layer 220. That is, a portion of the dopant of the second polysilicon layer doped at a relatively higher concentration than the first polysilicon layer 220 is lost in the cleaning process and diffused into the tungsten silicide layer 23 in the thermal process to polish at the interface. The doping concentration of the second polysilicon layer 221 and the first polysilicon layer 220 may be the same because the doping concentration of the licon layer is reduced.
다시 말하면, 게이트전극의 적절한 도전성을 확보하기 위하여 게이트절연막상에 제 1 폴리실리콘층을 캐리어 역할을 할 P이온을 불순물로 적정 농도로 도핑한 다음, 제 1 폴리실리콘층상에 상대적으로 고농도 도핑된 제 2 폴리실리콘층을 형성하여 실리콘 기판의 깊이 방향으로 농도가 점차 감소하는 형태의 P이온의 농도 프로파일을 갖는 이중 폴리실리콘층을 형성한다.In other words, in order to secure proper conductivity of the gate electrode, the P poly ions which will act as carriers on the first polysilicon layer on the gate insulating film are doped with impurities, and then doped relatively high concentration on the first polysilicon layer. 2, a polysilicon layer is formed to form a double polysilicon layer having a concentration profile of P ions whose concentration gradually decreases in the depth direction of the silicon substrate.
그리고, 도핑된 제 1 및 제 2 폴리실리콘층만으로는 충분한 전기전도도를 확보하기 곤란하므로 이를 위하여 비저항값이 상대적으로 낮은 텅스텐 실리사이드를 상대적으로 고농도 도핑된 제 2 폴리실리콘층상에 적층하여 게이트전극을 형성한다.In addition, since it is difficult to secure sufficient electrical conductivity with only the doped first and second polysilicon layers, a tungsten silicide having a relatively low resistivity value is laminated on the relatively high concentration doped second polysilicon layer to form a gate electrode. .
상기와 같은 본 발명에 따른 트랜지스터의 제조공정은 다음과 같다.The manufacturing process of the transistor according to the present invention as described above is as follows.
먼저, 층간절연층이 형성된 반도체기판인 실리콘기판(20)의 소정 부분에 LOCOS(Local Oxidation of Silicon) 방법 등의 소자격리방법에 의해 필드산화막(도시안함)을 형성하여 소자의 활성영역과 소자격리영역을 형성한다.First, a field oxide film (not shown) is formed on a predetermined portion of a silicon substrate 20, which is a semiconductor substrate on which an interlayer insulating layer is formed, by a device isolation method such as LOCOS (Local Oxidation of Silicon) method to isolate an active region of a device and device isolation. Form an area.
그리고 반도체기판(20)의 표면을 열산화하여 게이트절연막으로 게이트산화막(21)을 수십Å의 두께로 형성한다.The surface of the semiconductor substrate 20 is thermally oxidized to form a gate oxide film 21 having a thickness of several tens of micrometers as a gate insulating film.
그 다음, 게이트전극을 포함하는 워드라인을 형성하기 위하여 게이트산화막(21) 위에 인이온 등의 불순물이 도핑된 제 1 폴리실리콘층(in-situ doped polycrystalline silicon)(220)을 화학기상증착법으로 증착하여 형성하거나, 도핑되지 않은 제 1 폴리실리콘층(undoped polycrystalline silicon)을 화학기상증착법으로 증착한 후 인이온 등의 불순물로 이온주입을 실시하여 도핑시킨다. 이와 같이 형성된 제 1 폴리실리콘층(220)은 제 2 폴리실리콘층과 함께 이후 공정에서 패터닝되어 게이트전극 내지는 워드라인의 하부구조를 이루게 된다. 이때, 제 1 폴리실리콘층(220)의 도핑 농도는 게이트의 도전성을 확보하기 위하여 요구되는 적정량의 도핑 농도를 유지하도록 한다.Subsequently, a first polysilicon layer 220 doped with an impurity, such as in ions, is deposited on the gate oxide layer 21 by chemical vapor deposition to form a word line including the gate electrode. Or undoped polycrystalline silicon is deposited by chemical vapor deposition, and then doped by ion implantation with impurities such as phosphorous ions. The first polysilicon layer 220 formed as described above is patterned together with the second polysilicon layer in a subsequent process to form a lower structure of the gate electrode or the word line. At this time, the doping concentration of the first polysilicon layer 220 is to maintain the appropriate amount of doping concentration required to ensure the conductivity of the gate.
그리고, 제 1 폴리실리콘층(220) 형성방법과 동일한 방법으로 제 1 폴리실리콘층(220)상에 제 2 폴리실리콘층(221)을 증착하여 형성한다. 이때, 제 2 폴리실리콘층(221)의 도핑농도는 전세정공정시 세정액에 용해되어 소실되는 도판트양과 이후 형성되는 텅스텐 실리사이드층에 확산되는 도판트양을 고려하여 제 1 폴리실리콘층(220)의 도핑농도보다 높은 값을 갖도록 형성한다. 또한, 제 1 폴리실리콘층(220)과 제 2 폴리실리콘층(221)의 증착두께 합은 수백Å의 범위내에 있도록 형성한다.In addition, the second polysilicon layer 221 is deposited on the first polysilicon layer 220 in the same manner as the method of forming the first polysilicon layer 220. At this time, the doping concentration of the second polysilicon layer 221 is a doping of the first polysilicon layer 220 in consideration of the amount of dopant dissolved and lost in the cleaning liquid during the pre-cleaning process and the amount of dopant diffused in the tungsten silicide layer formed later. It is formed to have a value higher than the concentration. In addition, the sum of the deposition thicknesses of the first polysilicon layer 220 and the second polysilicon layer 221 is formed to be in the range of several hundred microseconds.
그리고, 실리사이드를 형성하기 위하여, 제 2 폴리실리콘층(221)상에 고온에서 SiH2Cl2가스를 흘린다. 이때, 고온에서 열분해된 SiH2Cl2가스는 기판상에 Si 분위기를 형성한다.In order to form silicide, SiH 2 Cl 2 gas is flowed on the second polysilicon layer 221 at a high temperature. At this time, the SiH 2 Cl 2 gas pyrolyzed at high temperature forms a Si atmosphere on the substrate.
그리고, 이미 형성된 Si 분위기 하에서 주 실리사이드층 형성시와 비교하여 SiH2Cl2양을 증가시키고 WF6양을 감소시킨 조건으로 이들 가스를 반응시켜 제 2 폴리실리콘층(221)상에 실리콘이 풍부한(Si rich) WSix핵이 되는 씨드층(seed layer, 도시안함)을 형성한다.Then, these gases are reacted under conditions of increasing the SiH 2 Cl 2 amount and decreasing the WF 6 amount under the Si atmosphere, which is higher than that of forming the main silicide layer, thereby enriching silicon on the second polysilicon layer 221 ( Si rich) A seed layer (not shown) to be a WSi x nucleus is formed.
그 다음, SiH2Cl2가스와 WF6가스를 일정 비율로 혼합하여 텅스텐 실리사이드층(23)인 WSix(23)층을 1000-2000Å의 두께로 형성한다.Next, the SiH 2 Cl 2 gas and the WF 6 gas are mixed at a predetermined ratio to form a tungsten silicide layer 23 having a WSi x (23) layer having a thickness of 1000-2000 kPa.
또한, 실리사이드층(23)은 이와 같은 방법 대신 제 1 폴리실리콘층상에 제 2 폴리실리콘층을 형성하고 그 위에 텅스텐 등의 금속층을 증착한 다음, 제 2 폴리실리콘층의 실리콘과 금속층의 금속을 반응시켜 형성할 수 있다.In addition, the silicide layer 23 forms a second polysilicon layer on the first polysilicon layer, deposits a metal layer such as tungsten on the first polysilicon layer, and then reacts the silicon of the second polysilicon layer with the metal of the metal layer. Can be formed.
이와 같이 형성된 WSix층은 디램 등의 소자에서 게이트라인과 비트라인 등의 재질로 사용된다.The WSi x layer thus formed is used as a material for gate lines and bit lines in devices such as DRAMs.
그 다음, 실리사이드층(23)과 인(P) 등의 불순물로 도핑된 제 1 폴리실리콘층(220)과 제 2 폴리실리콘층(221)에 어닐링 등의 열처리를 실시하여 불순물 이온을 충분히 확산시킨다. 따라서, 도핑된 제 1 및 제 2 폴리실리콘층에 포함된 인(P) 성분은 WSix와의 농도 차이에 의하여 주로 제 2 폴리실리콘층(221)에 포함된 인 이온들이 실리사이드층(23)으로 확산되지만, 제 2 폴리실리콘층(221)의 도핑 농도가 높은 값을 가지므로 전체적인 제 2 폴리실리콘층(221)의 도핑농도는 감소하여도 비저항이 증가하지 않는다.Then, the first polysilicon layer 220 and the second polysilicon layer 221 doped with impurities such as the silicide layer 23 and phosphorus (P) are heat-treated such as annealing to sufficiently diffuse the impurity ions. . Therefore, the phosphorus (P) component included in the doped first and second polysilicon layers mainly diffuses phosphorus ions included in the second polysilicon layer 221 into the silicide layer 23 due to a difference in concentration from WSi x. However, since the doping concentration of the second polysilicon layer 221 has a high value, the specific resistance does not increase even if the doping concentration of the second polysilicon layer 221 is reduced.
그 다음 실리사이드층(23)과 제 2 및 제 1 폴리실리콘층(221,220)을 포토리쏘그래피로 패터닝하여 게이트라인을 형성한다.The silicide layer 23 and the second and first polysilicon layers 221 and 220 are then patterned by photolithography to form a gate line.
그 다음, 일반적인 공정으로 게이트를 이온주입마스크로 이용하여 게이트 측면 하단의 노출된 활성영역을 도핑시켜 불순물 확산영역(24)을 형성하여 소스/드레인(24)을 완성한다.Next, using a gate as an ion implantation mask, a dopant exposed region 24 is formed using a gate as an ion implantation mask to form an impurity diffusion region 24 to complete the source / drain 24.
도 4a와 도 4b는 본 발명에 따라 형성되는 폴리사이드 구조 게이트의 폴리실리콘 도핑 단계와 후속공정 진행후의 게이트에서의 도핑농도를 도시한 그래프이다.4A and 4B are graphs showing the doping concentration in the gate after the polysilicon doping step and subsequent process of the polyside structure gate formed according to the present invention.
도 4a는 제 1 폴리실리콘층과 제 2 폴리실리콘층을 소정의 농도를 갖도록 각각 인이온으로 도핑시킨 후의 인이온 농도 프로파일을 도시하는 그래프이다. 이때, y1은 제 1 폴리실리콘층에서 인이온의 적정 농도 레벨을 나타내고, y2는 고농도로 도핑된 제 2 폴리실리콘층의 농도 레벨을 나타내며, x0는 제 1 폴리실리콘층의 높이를 나타내고, x1은 제 2 폴리실리콘층의 최상부 높이이며, x2는 텅스텐 실리사이드층의 최종 높이를 나타낸다.FIG. 4A is a graph showing the phosphorus ion concentration profile after doping the first polysilicon layer and the second polysilicon layer with phosphorus ions so as to have a predetermined concentration. In this case, y1 represents an appropriate concentration level of phosphorus ion in the first polysilicon layer, y2 represents a concentration level of the second polysilicon layer heavily doped, x0 represents a height of the first polysilicon layer, and x1 represents The top height of the second polysilicon layer, x2 represents the final height of the tungsten silicide layer.
도 4a를 참조하면, 수평축은 실리콘기판 표면으로부터 폴리사이드 구조의 게이트전극 높이를 나타내며, 수직축은 폴리사이드 구조의 하부를 이루는 폴리실리콘층내의 인(P)이온 농도 레벨을 나타낸다.Referring to FIG. 4A, the horizontal axis represents the height of the gate electrode of the polyside structure from the silicon substrate surface, and the vertical axis represents the phosphorus (P) ion concentration level in the polysilicon layer that forms the lower part of the polyside structure.
게이트 높이에 따른 폴리실리콘층의 인이온 도핑농도는 트랜지스터 구동 특성상 일정한 레벨(y1)을 유지하여야 한다. 따라서, 제 1 폴리실리콘층은 소정농도 y1으로 도핑되어 있고, 제 1 폴리실리콘층상에 위치하고 텅스텐 실리사이드층과 접촉하게 되는 제 2 폴리시릴콘층은 전세정공정과 어닐링에서의 실리사이드층으로의 확산되는 도판트양을 고려하여 y1보다 높은 y2의 농도로 도핑된다.The in-ion doping concentration of the polysilicon layer according to the gate height should be maintained at a constant level y1 due to the transistor driving characteristics. Thus, the first polysilicon layer is doped to a predetermined concentration y1, and the second polysilicon layer located on the first polysilicon layer and in contact with the tungsten silicide layer is a plate that is diffused into the silicide layer in the pre-cleaning process and annealing. Taking into account the amount of doping, it is doped to a concentration of y2 higher than y1.
도 4b는 제 2 폴리실리콘층을 인이온으로 상대적으로 고농도 도핑시킨 후, 세정공정과 텅스텐 실리사이드층을 형성한 후 열처리공정 등을 거친 후의 폴리사이드 구조의 게이트전극에서의 인이온 농도 프로파일을 도시하는 그래프이다. 이때, y1은 인이온의 적정 농도 레벨을 나타내고, x0는 제 1 폴리실리콘층의 최상부 높이이고, x1은 제 2 폴리실리콘층의 최상부 높이이며, x2는 텅스텐 실리사이드층의 최종 높이를 나타낸다.FIG. 4B shows the phosphorus ion concentration profile in the gate electrode of the polyside structure after relatively high concentration doping of the second polysilicon layer with phosphorus ions, followed by a cleaning process, a tungsten silicide layer, and a heat treatment process. It is a graph. In this case, y1 represents an appropriate concentration level of phosphorus ion, x0 represents a top height of the first polysilicon layer, x1 represents a top height of the second polysilicon layer, and x2 represents a final height of the tungsten silicide layer.
도 4b를 참조하면, 수평축은 실리콘기판 표면으로부터 폴리사이드 구조의 게이트전극 높이를 나타내며, 수직축은 폴리사이드 구조의 하부를 이루는 폴리실리콘층내의 인(P)이온 농도 레벨을 나타낸다.Referring to FIG. 4B, the horizontal axis represents the height of the gate electrode of the polyside structure from the silicon substrate surface, and the vertical axis represents the phosphorus (P) ion concentration level in the polysilicon layer that forms the lower part of the polyside structure.
게이트 높이에 따른 인이온 농도는 트랜지스터 구동 특성상 일정한 레벨(y1)을 유지하여야 한다. 도 4a의 최초 도핑농도와 비교하여, 세정공정과 열공정 등으로 인하여 도핑농도 프로파일이 텅스텐 실리사이드층과 인접한 제 2 폴리실리콘층 상부 부근(M2)에서 급격히 감소하여도 최초에 고농도로 도핑되어 있었으므로 최종 도핑농도는 제 1 폴리실리콘층의 도핑농도(y1)와 같은 값을 유지하는 것을 알 수 있다.The phosphorus ion concentration according to the gate height should be maintained at a constant level y1 due to the transistor driving characteristics. Compared with the initial doping concentration of FIG. 4A, since the doping concentration profile was rapidly reduced in the vicinity of the upper part of the second polysilicon layer (M2) adjacent to the tungsten silicide layer due to the cleaning process and the thermal process, the doping concentration was initially doped at a high concentration. It can be seen that the final doping concentration maintains the same value as the doping concentration y1 of the first polysilicon layer.
이때, 도핑된 제 2 폴리실리콘층의 상부에서 인이온의 도핑농도가 감소하는 이유는, 텅스텐 실리사이드층 형성전에 자연산화막을 제거하기 위한 세정공정에서 세정액에 의하여 용해되어 인이온이 소정량 소실되고, 텅스텐실리사이드층 증착 후 열처리공정에서 인이온이 실리사이드층으로 확산되기 때문이다.At this time, the doping concentration of the phosphorus ions in the upper portion of the doped second polysilicon layer is reduced, dissolved in the cleaning process to remove the natural oxide film before the formation of the tungsten silicide layer is dissolved by a predetermined amount of phosphorus ions, This is because phosphorus ions diffuse into the silicide layer in the heat treatment process after deposition of the tungsten silicide layer.
따라서, 폴리사이드의 제 2 폴리시리콘층의 인이온 농도가 감소하여도 콘택저항값은 안정된 값을 유지한다.Therefore, even if the phosphorus ion concentration of the second polysilicon layer of the polyside decreases, the contact resistance value remains stable.
또한, 게이트산화막의 특성을 유지하기 위하여 폴리실리콘층의 도핑 농도를 높이기에는 한계가 있으므로 본 발명의 실시예는 콘택저항 확보에 탁월한 효과가 있다.In addition, since the doping concentration of the polysilicon layer is limited to maintain the characteristics of the gate oxide film, the embodiment of the present invention has an excellent effect of securing contact resistance.
따라서, 본 발명은 폴리사이드구조의 폴리실리콘층을 상이한 값으로 도핑시켜 후속공정에서도 폴리실리콘층내의 도핑농도가 균일한 값을 갖도록 하므로 세정공정과 열공정등에 의하여 확산되어 폴리실리콘층의 도핑농도가 감소하는 것을 방지하여 비저항이 증가하는 것을 방지하여 게이트전극의 특성 및 비트라인의 저항 특성을 개선하고, 또한, 폴리사이드-폴리사이드 구조를 갖는 콘택부의 저항을 감소시키는 장점이 있다.Therefore, in the present invention, the doping concentration of the polysilicon layer is diffused by the washing process and the thermal process because the doping concentration in the polysilicon layer has a uniform value in the subsequent process by doping the polysilicon layer of the polyside structure to a different value. There is an advantage in that the resistivity of the gate electrode and the resistance of the bit line are improved by preventing the decrease in resistance from increasing, and the resistance of the contact portion having the polyside-polyside structure is also reduced.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000009465A KR100328703B1 (en) | 2000-02-25 | 2000-02-25 | Method of forming a polycide in a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000009465A KR100328703B1 (en) | 2000-02-25 | 2000-02-25 | Method of forming a polycide in a semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010084429A KR20010084429A (en) | 2001-09-06 |
| KR100328703B1 true KR100328703B1 (en) | 2002-03-20 |
Family
ID=19650162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000009465A KR100328703B1 (en) | 2000-02-25 | 2000-02-25 | Method of forming a polycide in a semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100328703B1 (en) |
-
2000
- 2000-02-25 KR KR1020000009465A patent/KR100328703B1/en not_active IP Right Cessation
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|---|---|
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