KR100326135B1 - 교환기의 아이더블유에프 정합장치 - Google Patents
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Abstract
본 발명은 제어국과 연결되고, 4 서브하이웨이를 지원하는 HDLC 제어기와, 64비트 리스크 CPU와, 메인 메모리로 구성된 레이트 어댑테이션부와; IWF와 연결되고, E1 인터페이스를 지원하는 HDLC 제어기와, 64비트 리스크 CPU와, 메인메모리로 구성된 프레임 릴레이부와; 상기 레이트 어댑테이션부 및 프레임 릴레이부의 CPU와 PPC 버스로 연결된 공유메모리를 포함하는 CDMA 교환기의 IWF 정합장치에 관한 것으로서, 64비트 리스크 CPU 및 64비트 공유 메모리를 구비하여, 데이터 처리속도를 향상시키고, IS95B 요구사항인 최대 64Kbps의 무선 데이터 서비스를 지원할 수 있는 장점이 있다. 또한, 1 교환기 유닛당 120 가입자까지 제공하여 가입자가 증가되거나 처리 데이터가 대용량화되어도 효과적으로 처리할 수 있는 효과가 있다.
Description
본 발명은 코드 분할 다중 접속(Code Division Multiple Access ; 이하, 'CDMA'라 칭함) 무선 데이터 서비스에 관한 것으로, 특히 최대 64Kbps의 IS95B 무선 데이터 서비스를 지원할 수 있도록 한 교환기의 IWF(Inter Working Function Element; 이하, IWF라 칭함) 정합장치에 관한 것이다.
일반적으로, IWF는 이동통신시스템에서 데이터통신을 수행할 경우 인터넷망을 연결해주기 위한 신호처리장치로서, 음성통신만을 이용할 때에는 사용되지 않다가 가입자가 단말기를 이용해서 인터넷망에 접속할 경우에 사용되고, 이러한 IWF와 연결되기 위해서는 IWF정합장치가 교환기내에 추가되어야 한다.
한편, 잠정표준안인 IS95A에 준하는 전송속도는 8k에서 13kBPS, IS95B에서는 64KBPS이하, IS95C에서는 384K에서 2M까지를 지원하도록 되어 있는데, 현재 사용되는 것은 IS95A이다.
이에따라, IS95B 또는 IS95C를 지원하는 IWF 정합장치에 대한 연구가 필요해지고 있다.
이하, 종래의 IWF 정합장치의 구성 및 동작을 상세히 설명하도록 한다.
실제로, 교환기 내부는 여러 가지 구성요소가 복잡하게 연결되어 있지만, 명료한 설명을 위해 본 명세서에서는 IWF 정합장치를 중심으로 설명하도록 한다.
도 1은 일반적인 CDMA 무선데이터 서비스망의 구성을 나타낸 블록도로서, 이동통신 단말기인 이동국(1)과, 상기 이동국(1)과 무선으로 연결된 기지국(2)과, 상기 기지국(2)을 제어하는 제어국(3)과, 상기 제어국(3)으로부터 요청된 호를 처리하는 교환국(4)이 각각 연결되어 있다.
가입자가 이동국(1)을 통해서 인터넷에 접속하려면 상기 교환국(4)이 IWF(5)와 연결되어야 하고, 상기 IWF(5)에 접속된 라우터(Router; 6)를 통해 인터넷망(7)에 접속된다.
또한, 상기 교환국(4) 내부에는 상기 IWF(5)와 연결 정합해주기 위해 슬롯에 꽂을 수 있는 형태의 IWF정합장치가 추가로 구비되는데, 이 장치는 음성통신시에는 불필요하고, 데이터통신시에만 필요하다.
이러한 IWF정합장치는 잠정표준안인 IS 95A를 지원하도록 설계되어, 통신속도면에서는 8K에서 13K BPS이고, 모토롤라사의 MC 68360 등과 같은 32비트 CPU 및 32비트 메모리가 사용되며, 1 PBA 당 약 30 가입자를 동시에 처리하도록 구성되어 있다.
한편, IWF정합장치에는 ISDN PRI용 포트와, LAPF용 포트가 구비되어 있는데, 상기 ISDN PRI용 포트는 전화망을 사용하여 인터넷에 접속할 경우에 이용되고, 상기 LAPF용 포트는 전용선을 사용하여 인터넷에 접속할 경우에 이용된다.
그러나, 상술한 바와 같은 종래의 IWF정합장치는 다음과 같은 문제점을 가지고 있다.
첫째, 데이터 처리속도면에서 8K∼13K BPS이고, 32비트 CPU 기반으로 설계되어 있기 때문에, 1 PBA 당 40 가입자 이상으로 동시처리가 되지 않기 때문에, 가입자가 증가하거나, 데이터량이 증가할 경우 통신트래픽이 폭주하는 문제가 발생된다. 물론, 통신트래픽에 맞추어 시스템을 증설하면 되지만, 이럴 경우 경제적 부담이 가중되므로 최소의 투자비용으로 이를 해결할 시스템의 개발이 절실히 필요하다.
둘째, 종래의 IWF 정합장치는 IS 95A를 지원하도록 설계되어 있기 때문에 향후 64K BPS 서비스를 제공할 수 없는 단점을 가지고 있다.
상술한 문제점을 해소하기 위한 본 발명의 목적은 잠점표준안인 최대 64K BPS의 처리속도로 무선데이터서비스를 제공하고, 1 PBA 당 적어도 120 가입자를 동시에 처리할 수 있는 IWF정합장치를 제공하는데 있다.
도 1은 일반적인 CDMA 무선 데이터 서비스망 구성을 나타낸 블록도.
도 2는 본 발명의 실시예에 따라 CDMA 무선데이터 서비스망 구성을 개략적으로 도시한 블록도.
도 3은 본 발명의 실시예에 따라 IS95B 무선 데이터 서비스 지원을 위한 교환기내 IWF 정합장치를 세부적으로 도시한 블록도.
도 4는 본 발명의 실시예에 따른 교환기내 IWF 정합장치의 공유 메모리의 버퍼 셀 구조를 나타낸 도면.
<도면의 주요부분에 대한 부호의 설명>
10 : 레이트 어댑테이션부 20 : 공유 메모리
30 : 프레임 릴레이부 11,31 : HDLC 제어기
12,32 : CPU 13,33 : 메모리부
이러한 목적을 달성하기 위한 본 발명의 특징은 데이터통신정합장치와 E1 회선으로 연결된 4 개의 제 1 HDLC 제어기와, 제 1 64비트 리스크 CPU와, 캐시 기능 및 버스트 기능을 가진 제 1 메모리부로 구성된 프레임 릴레이부와; 적어도 120 가입자를 동시에 처리하도록, 제어국과 4개의 서브하이웨이로 연결된 4개의 제 2 HDLC 제어기와, 제 2 64비트 리스크 CPU와, 캐시 기능 및 버스트 기능을 가진 제 2 메모리부로 구성된 레이트 어댑테이션부와; 상기 제 1 및 제 2 CPU와 각각 연결된 64비트의 공유메모리를 포함하는 교환기의 아이더블유 정합장치를 제공하는데 있다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 교환기의 IWF 정합장치의 구성 및 동작을 상세히 설명하되, 종래기술과 중복된 내용은 개략적으로 설명하도록 한다.
도 2는 본 발명의 IS95B 무선 데이터 서비스 지원을 위한 교환기내 IWF 정합장치의 블록 구성도로서, 교환기(4) 내부의 슬롯에 장착된 IWF정합장치는 제어국(3)과 연결된 레이트어댑테이션부(10)와, 공유메모리(20)와, IWF(5)와 연결된 프레임릴레이부(30)를 포함하여 구성된다.
상기 구성에서의 데이터 형태를 살펴보면, 상기 제어국(3)에서 프레임릴레이부(30)의 입력단까지는 ISLP 포맷이고, 프레임릴레이부(30)의 출력단으로부터 IWF(5)의 입력단 까지는 LAPF 포맷이 된다.
전술한 IWF 정합장치의 세부구성은 도 3에 나타낸 바와 같이, 데이트레이트부(10)는 제어국(3)과 4개의 서브하이웨이(SubHighWay; SHW)로 연결된 4개의 HDSL제어기(11)와, 각 HDSL제어기(11)와 PPC 버스로 연결된 CPU(12)와, CPU(12)와 PPC 버스로 연결된 메모리부(13)를 포함하여 구성된다.
또한, 프레임릴레이부(30)는 IWF(5)와 4분할된 E1 회선으로 연결된 4개의 HDSL 제어기(31)와, 각 HDSL 제어기(31)와 PPC 버스로 연결된 CPU(32)와, CPU(32)와 PPC 버스로 연결된 메모리부(33)를 포함하여 구성된다.
그리고, 상기 데이터레이트부(10)와 프레임릴레이부(30)에 각각 연결된 공유메모리(20)는 데이터레이트부(10)와 프레임릴레이부(30)가 데이터를 공통으로 액세스할 수 있도록 구성하여, 신속한 데이터처리를 하도록 구비된 것이다.
여기서, 상기 CPU(12)(32)는 모토롤라사의 MPC 8260 등과 같은 64비트 리스크방식이고, 상기 메모리부(13)(33)는 64비트의 FSRAM(Fast SRAM)이며, CPU(12)(32)의 임베디드 인스트럭션(Embedded Instruction)을 수행하고, 데이터캐시를 초기화하여 캐시 및 버스트 기능을 적용하도록 한다. 상기 HDLC 제어기(13)(33)는 32채널을 가진 것으로서, 120 가입자 이상을 동시에 처리하기 위해4개가 구비되어 있다.
그리고, 상기 PPC 버스의 마스터로는 CPU와 E1 회선과 연결된 HDLC 제어기가 될 수 있는데, CPU의 점유시간을 작게 하여, HDLC 제어기가 DMA 전송 기능을 충분히 수행하도록 함으로써, IWF로부터의 데이터가 병목현상 없이 원활히 처리되도록 한다. PPC 버스의 부하를 줄이기 위한 방법으로서, L1 인터널 데이터/인스트럭션 캐시(L1 Internal Data/Instruction Cache) 기능을 인에이블(Enable)해줌으로써, CPU의 외부버스 액세스를 최소화해주는 것이 있다. 캐시 인에이블은 MPC8260의 경우, 내부 캐시 관련 레지스터를 소프트웨어적으로 초기화해줌으로써 가능하다.
또한, 상기 프레임릴레이의 메모리부는 FSRAM, EPROM, SRAM으로 이루어지고, 상기 레이트어댑테이션부는 SDRAM, FSRAM으로 이루어지며, 상기 EPROM은 IWF정합장치의 펌웨어(Firmware)를 위해 구비된 것이다.
이러한 구성을 가진 IWF 정합장치를 포함한 CDMA 이동통신시스템의 트래픽 흐름을 설명하되, 제어국에서 IWF로 데이터를 송신하는 경우와, IWF에서 제어국으로 데이터를 송신하는 경우로 나누어 설명하도록 한다.
1)제어국에서 IWF로 데이터를 송신하는 경우
먼저, HDLC제어기(11)는 제어국으로부터 수신된 ISLP 패킷중 실제 데이터를 추출한 후, ISLP 정합을 실시하여 CPU(12)의 제어에 따라 상기 공유메모리(20)로 데이터를 저장한다. 이때, 상기 공유메모리(20)는 스태틱 메모리 할당 기법에 따라 채널당 버퍼영역이 최대 데이터 레이트인 64Kbps로 미리 할당된다.
그러면, 프레임 릴레이부(30)내 CPU(32)에서는 상기 공유 메모리(20)를 액세스하여 제어국의 데이터를 메모리부(33)에 저장한 후, HDLC 제어기(31)를 통해 LAPF 포맷으로 변환하여 4E1 정합에 의해 IWF로 전송하도록 한다.
2)IWF에서 제어국으로 데이터를 송신할 경우
HDLC 제어기(31)에서 상기 IWF로부터 TCP/IP/PPP의 550바이트의 패킷 데이터가 E1 인터페이스를 통해 입력되면, 매핑(Mapping)되어진 해당 파이프(Pipe)의 메모리부(33)에 상기 패킷 데이터를 저장한다.
이어, 호 설정시 할당된 각 호의 고유 식별자인 DLCI 정보에 따라 부여된 서비스 옵션을 읽어 데이터 레이트를 결정하고, 이 결정된 크기를 셀 크기로 하여 상기 메모리부(33)내 SRAM에 저장된 패킷 데이터를 CPU(32)의 제어에 따라 도 4에 도시된 바와 같이 서브하이웨이 정보 및 채널 정보(shw[]ch[])에 따라 매핑된 공유 메모리(20)의 해당 버퍼영역에 저장한다.
이에 따라, 상기 레이트 어댑테이션부(10)에서 각 호에 대한 서비스 옵션을 전달받아서, 결정된 크기만큼 상기 공유 메모리(20)에 저장된 데이터를 읽어서 HDLC 제어기(11)와 매핑되는 메모리부(13)내 FSRAM(Fast SRAM)에 쓰면, CPU(12)에서 5ms마다 인터럽트(Interrupt)를 발생하여 상기 HDLC 제어기(11)를 제어함으로써 서비스 옵션에 일치되는 데이터 크기만큼 상기 메모리부(13)에 저장된 데이터를 읽어 ISLP 포맷으로 변환한 후 제어국 및 기지국을 통해 이동국으로 전송하도록 한다.
한편, 상기 SDRAM과 공유메모리의 버퍼구성은 다음과 같다.
상기 SDRAM과 공유메모리의 버퍼구성을 도시한 도 4에서와 같이, 각 가입자별로 32개의 셀을 가지도록 되어 있고, 최대 128 가입자를 동시에 처리할 수 있는 용량을가지며, 기본적으로 64K 레이트로 할당되어 있다.
도면에서는 셀 영역이 직사각형으로 도시되어 있지만, 기능적으로는 써큘러큐(Circular Queue) 구조로 되어 있어서, 선입선출(First In First Out; FIFO) 방식으로 기능한다.
이 셀에는 호 설정시 각 호의 고유식별자인 DCLI 및 서브하이웨이 정보, 서비스옵션정보가 제 3 계층으로부터 할당되어진다. 상기 제 3 계층으로부터 할당된 각종정보를 이용하여 제 2 계층에서는 해당된 채널의 데이터레이트가 결정되고, 결정된 버퍼사이즈만큼 해당 오퍼레이션을 수행하는데, 이는 가변적인 데이터레이트에 대응되도록 할 수 있는 것이다.
상술한 본 발명의 실시예에서는 4서브하이웨이(SHW)/4E1의 경우를 예를 들어 설명하였으나, IWF 환경 및 서비스 데이터 레이트에 따라 4SHW/2E1, 4SHW/3E1 등으로도 가변적인 운용이 가능하다. 이럴경우에는 E1 인터페이스의 하드웨어는 그대로 사용하면서 소프트웨어적으로 분할하여 사용하게 된다.
또한, CDMA 이동통신망의 진화에 따라 IS 2000 CDMA 이동통신 시스템에도 본 발명에 따른 기술을 적용해서 응용할 수가 있다.
상술한 바와 같은 본 발명의 바람직한 양태에 따르면 다음과 같은 장점을 가진다.
첫째, 64비트 RISC 칩의 CPU와 메모리에 대한 캐쉬 오퍼레이션 및 버스트 오퍼레이션을 적용한 레이트 어댑테이션부와 프레임 릴레이부를 각각 구현하고, 상기 레이트 어댑테이션부와 프레임 릴레이부 사이에 64비트의 공유 메모리를 구현함으로써 IS95B 요구사항인 64Kbps 이상의 무선 데이터 서비스를 지원하여, 본 발명에 따른 장치가 내장된 교환기의 품질 향상을 도모할 수 있는 장점이 있다.
둘째, 1PBA 유닛당 적어도 120채널까지 제공함으로써, 향후 폭증이 예상되는 CDMA 통신망에서의 데이터 트래픽을 효과적으로 처리할 수 있는 장점을 가진다.
셋째, 추후 망 진화에 따라 고속의 무선 데이터 서비스 지원이 요구되는 IS95C까지 연계되어 적용될 수 있고 CDMA망과 데이터망과의 연동 분야에도 활용이 가능한 이점이 있다.
넷째, 호 설정시 3계층으로부터 전달된 서비스옵션 정보에 따라 실제로 사용할 버퍼사이즈를 지정하여 각 호 마다의 데이터레이트를 가변적으로 운용함으로써, 시스템 자원을 효율적으로 관리하는 장점을 가진다.
Claims (7)
- 데이터통신 정합장치(InterWorking Function element; IWF)와 E1 회선으로 연결된 복수개의 제 1 HDLC 제어기와, 제 1 64비트 리스크 CPU와, 캐시 기능 및 버스트 기능을 가진 제 1 메모리부로 구성된 프레임 릴레이부와,적어도 120 가입자를 동시에 처리하도록, 제어국과 복수개의 서브하이웨이로 연결된 복수개의 제 2 HDLC 제어기와, 제 2 64비트 리스크 CPU와, 캐시 기능 및 버스트 기능을 가진 제 2 메모리부로 구성된 레이트 어댑테이션부와,상기 제 1 및 제 2 CPU와 각각 연결된 64비트의 공유메모리를 포함하는 것을 특징으로 하는 교환기의 아이더블유 정합장치.
- 제 1 항에 있어서,상기 제1 HDSL 제어기와 상기 제 1 CPU는 PPC 버스로 연결되고, 상기 제 1 CPU와 상기 제 1 메모리부는 PPC 버스로 연결된 것을 특징으로 하는 교환기의 아이더블유 정합장치.
- 제 1 항에 있어서,상기 제 2 HDSL 제어기와 상기 제 2 CPU는 PPC 버스로 연결되고, 상기 제 2CPU와 상기 제 2 메모리부는 PPC 버스로 연결된 것을 특징으로 하는 교환기의 아이더블유 정합장치.
- 제 1 항에 있어서,상기 공유메모리에는 DLCI, 서브하이웨이, 채널넘버, 서비스옵션이 저장될 영역이 미리 할당되고, 서큘러 큐 형태로 이루어지고, 1 가입자당 32개의 버퍼셀을 가지도록 구성된 것을 특징으로 하는 아이더블유 정합장치.
- 제 1 항 또는 제 4 항에 있어서,상기 공유메모리에서, IWF로부터의 데이터는 DLCI로 매핑된 채널을 인식하고, 해당 채널의 버퍼 인덱스를 찾아 지정된 버퍼영역에 액세스할 수 있도록 하고, 호 설정시 서비스옵션에 따라 실제 버퍼 크기를 지정하여 각 호 마다의 가변적인 데이터레이트를 지원하도록 한 것을 특징으로 하는 교환기의 아이더블유 정합장치.
- 제 1 항에 있어서,상기 CPU는 MPC8260이고, 인터널 데이터/인스트럭션 캐쉬를 인에이블시켜 CPU의 PPC버스에 대한 점유시간을 줄이며, 다른 버스 마스터인 HDLC제어기의 PPC버스의 점유시간을 늘림으로써, PPC버스의 부하를 줄이는 것을 특징으로 하는 교환기의 아이더블유 정합장치
- 제 1 항에 있어서,상기 E1 회선은 2 E1, 3 E1, 4 E1 중 하나인 것을 특징으로 하는 교환기의 아이더블유 정합장치.
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