KR100328444B1 - 이동통신교환기의패킷처리장치 - Google Patents

Abstract

본 발명은 어드레스/데이터 버퍼부와 제어신호부를 FPGA화하여 패킷처리 장 치의 고집적화를 이루고, 링크레벨제어부의 실장개수를 확장하기 위한 것으로, 이 러한 본 발명은 입력되는 패킷레벨의 프로토콜을 처리하고 패킷처리 장치의 전반적인 제어를 수행하는 패킷처리 제어부와, 상기 패킷처리 제어부의 제어신호를 생성 하고, 패킷메모리의 접근을 중재하는 제어신호부와, 상기 패킷처리 제어부의 제어 에 따라 패킷데이터를 저장하는 어드레스/데이터 버퍼부와, 상기 어드레스/데이터 버퍼부에 저장된 패킷 데이터를 처리하여 서브 하이웨이 링크와의 정합이 이루어지도록 하는 링크 정합부로 구성되어, 어드레스/데이터 버퍼부와 제어신호부를 FPGA 화하여 패킷처리 장치의 고집 적화를 이루어 회로간 반사 및 간섭을 줄일 수 있게 되고, 링크레벨제어부의 실장개수를 확장하여 종래의 8채널 처리에서 16채널 처리 로 처리용량을 확대할 수 있게 되는 것이다.

Description

이동통신 교환기의 패킷처리 장치

본 발명은 이동통신 교환기의 패킷처리 장치에 관한 것으로, 특히 어드레스/데이터 버퍼부와 제어신호부를 FPGA(Field Programmable Gate Array, 필드 프로그 래머블 게이트 어레이)화하여 패킷처리 장치의 고집적화를 이루어 회로간 반사 및 간섭을 줄이고, 링크레벨제어부의 실장개수를 확장하여 종래의 8채널 처리에서 16 채널 처리로 처리용량을 확대한 패킷처리 장치에 관한 것이다.

일반적으로 이동통신 시스템은 이동단말기가 이동하면서도 통신이 가능하도 록 한 시스템이다.

도1은 일반적인 이동통신 시스템의 블록구성도이다.

이에 도시된 바와 같이, 이동하거나 특정되어 있지 않은 지점에 정지하는 중에 운용되는 이동단말기(MS; Mobile Station)(1)와; 상기 이동단말기(1)의 호처리 요구를 수신하고, 제어국(3)의 호전송 요구를 상기 이동단말기(1)에 송신하는 기지국(BTS; Base Transceiver Station)(2)과; 상기 기지국(2)과 교환기(4) 간의 신호 처리를 제어하는 제어국(BSC; Base Station Controller)(3)과; 상기 제어국(3)의 제어에 따라 상기 이동단말기(1)의 호처리 요구를 공중망 또는 전용망을 통해 공중전화교환망(PSTN; Public Switching Telephone Network)이나 AMPS(Advanced Mobile Phone Service)와 다른 통신망에 전송하여 이동통신 서비스가 이루어질 수 있도록 하는 교환기(MSC; Mobile Switching Center)(4)로 구성되었다.

이와 같이 구성된 일반적인 CDMA 시스템은, 가입자가 자신의 이동단말기(1) 를 가지고 교환기(4)의 서비스 반경 이내에 있으면서 개인휴대통신 서비스를 사용 하고자 하면, 교환기(4)는 제어국(3)의 제어에 따라 이동단말기(1)의 위치를 파악하고, 이동단말기(1)의 요구에 따라 음성/팩스정보 서비스를 수행하거나 다른 통신망과 연결시켜 이동통신 서비스를 수행한다.

상기 교환기(4)에는 패킷처리 장치가 내장되어 있다.

이러한 이동통신 시스템에서 교환기(4)의 패킷처리 장치는, 도2에 도시된 바와 같이, 교환기(4)로 입력되는 패킷을 처리하기 위한 전반적 동작을 제어하는 중 앙처리장치(5)와; 상기 중앙처리장치(5)에서 수행할 펌웨어(Firmware) 프로그램을 내장한 로컬 롬(6)과; 상기 중앙처리장치(5)에서 처리된 데이터를 저장하는 로컬 램(7)과; 상기 중앙처리장치(5)에서 수행할 동작의 제어신호를 생성하는 제어신호 생성부(8)와; 데이터 버스에 실린 8채널의 패킷을 처리하는 레이트 어댑터(RA, Rate Adapter)(9)와; 데이터 버스에 실린 패킷을 디코딩하는 디코더(10)와; 상기 중앙처리장치(5)에 의한 동작제어의 인터럽트를 처리하는 인터럽트 처리부(11)와; 상기 인터럽트 처리부(11)에서 수행할 인터럽트 기능을 제공하고, 직렬통신에 의해 디버깅(Debugging)용 경로를 제공하며, 타이머가 장착된 MFP(Multi Function Peripheral)(12)와; 상기 중앙처리장치(5)의 제어에 따라 처리된 패킷을 저장하는 패킷메모리(13)와; 8채널을 장착하여 8 타임슬롯의 패킷을 처리하는 링크레벨 제어부(14)로 구성되었다.

이와 같이 구성된 종래의 패킷처리 장치는 스위칭 장치로부터 패킷처리 장치로 입력되는 데이터 전송로인 1 서브 하이웨이(Sub Highway)의 32채널의 패킷 데이터를 처리하기 위해 8채널의 링크레벨 제어부로 패킷처리를 수행하도록 동작하였다. 그래서 1 서브 하이웨이를 처리하기 위해서는 4장의 패킷처리 장치가 요구되었다.

그러나, 가입자의 증가에 따라 그 만큼 시스템의 수용용량이 증가 한다. 그 래서 가입자의 수가 증가하는 만큼 패킷처리 장치의 보드 수가 증가하여 상위 프로세서 보드의 수도 증가하게 된다.

이에 따라 가입자 증가에 따른 시스템의 확장시 패킷처리 장치 내의 공통메 모리 액세스를 위한 X.25 레이트 어댑터(9), 디코더(10), 링크레벨 제어부(14) 및 어드레스/데이터 버퍼의 구성이 복잡하여 보드의 고집적화가 불가능하고 시스템이 방대해지며, 복잡한 버퍼의 구성으로 반사 및 간섭 등으로 인한 시스템 성능의 신 뢰성이 감소되는 문제점이 있었다.

이에 본 발명은 상기와 같은 종래의 제반 문제점을 해소하기 위해 제안된 것으로, 본 발명의 목적은 어드레스/데이터 버퍼부와 제어신호부를 FPGA화하여 패킷 처리 장치의 고집적화를 이루어 회로간 반사 및 간섭을 줄이고, 링크레벨제어부의 실장개수를 확장하여 종래의 8채널 처리에서 16채널 처리로 처리용량을 확대할 수 있는 이동통신 교환기의 패킷처리 장치를 제공하는 데 있다.

상기와 같은 목적을 달성하기 위하여 본 발명에 의한 이동통신 교환기의 패 킷처리 장치는,

입력되는 패킷레벨의 프로토콜을 처리하고 패킷처리 장치의 전반적인 제어를 수행하는 패킷처리 제어부와; 상기 패킷처리 제어부의 제어신호를 생성하고, 패킷 메모리의 접근을 중재하는 제어신호부와; 상기 패킷처리 제어부의 제어에 따라 패킷데이터를 저장하는 어드레스/데이터 버퍼부와; 상기 어드레스/데이터 버퍼부에 저장된 패킷 데이터를 처리하여 서브 하이웨이 링크와의 정합이 이루어지도록 하는 링크 정합부로 이루어짐을 그 기술적 구성상의 특징으로 한다.

도 1은 일반적인 이동통신 시스템의 블록구성도,

도 2는 종래 이동통신 교환기 패킷처리 장치의 블록구성도,

도 3은 본 발명에 의한 이동통신 교환기 패킷처리 장치의 블록구성도.

<도면의 주요 부분에 대한 부호의 설명>

20: 패킷처리 제어부 21: 중앙처리장치

22: 로컬 롬 23: 로컬 램

24: 인터럽트 처리부 25: MFP

30: 제어신호부 31: 제어신호 생성부

32: 중재부 33: 디코더

40: 어드레스/데이터 버퍼부 41 - 43: 제1 내지 제3 버퍼

44: 패킷메모리 45: 랜

50: 링크정합부 51: 링크레벨 제어부

52: 레이트 어댑터

이하, 상기와 같이 구성된 본 발명 이동통신 교환기의 패킷처리 장치의 기술적 사상에 따른 일실시예를 상세히 설명하면 다음과 같다.

도3은 본 발명에 의한 이동통신 교환기 패킷처리 장치의 블록구성도이다.

이에 도시된 바와 같이, 입력되는 패킷레벨의 프로토콜을 처리하고 패킷처리 장치의 전반적인 제어를 수행하는 패킷처리 제어부(20)와; 상기 패킷처리 제어부 (20)의 제어신호를 생성하고, 패킷메모리의 접근을 중재하는 제어신호부(30)와; 상기 패킷처리 제어부(20)의 제어에 따라 패킷데이터를 저장하는 어드레스/데이터 버퍼부(40)와; 상기 어드레스/데이터 버퍼부(40)에 저장된 패킷 데이터를 처리하여 서브 하이웨이 링크와의 정합이 이루어지도록 하는 링크 정합부(50)로 구성된다.

상기에서 패킷처리 제어부(20)는, 교환기(4)로 입력되는 패킷을 처리하기 위한 전반적 동작을 제어하는 중앙처리장치(21)와; 상기 중앙처리장치(21)에서 수행 할 펌웨어(Firmware) 프로그램을 내장한 로컬 롬(22)과; 상기 중앙처리장치(21)에 서 처리된 데이터를 저장하는 로컬 램(23)과; 상기 중앙처리장치(21)에 의한 동작 제어의 인터럽트를 처리하는 인터럽트 처리부(24)와; 상기 인터럽트 처리부(24)에 서 수행할 인터럽트 기능을 제공하고, 직렬통신에 의해 디버깅용 경로를 제공하며, 타이머가 장착된 MFP(25)로 구성된다.

상기에서 제어신호부(30)는, 상기 중앙처리장치(21)에서 수행할 동작의 제어신호를 생성하는 제어신호 생성부(31)와; 패킷 메모리(44)의 접근을 중재하는 중재부(32)와; 데이터 버스에 실린 패킷 데이터를 디코딩하는 디코더(33)로 구성된다.

상기에서 어드레스/데이터 버퍼부(40)는, 상기 패킷처리 제어부(20)의 데이 터를 양방향으로 임시 저장하는 제1 버퍼(41)와; 랜(45)으로 입력된 데이터를 양방향으로 임시 저장하는 제2 버퍼(42)와; 상기 링크정합부(50)와의 인터페이스를 위 해 패킷을 양방향으로 임시 저장하는 제3 버퍼(43)와; 상기 제1 내지 제3 버퍼(41 - 43)의 패킷 데이터를 저장하는 패킷메모리(44)와; 상기 제3 버퍼(43)와 연결되어 처리된 패킷이 랜망으로 출력될 수 있도록 하는 랜(RAN, Local Area Network, 근거리 통신망)(45)으로 구성된다.

상기에서 링크정합부(50)는, 복수개의 채널로 이루어져 상기 중재부(32)의 제어에 따라 공통메모리를 액세스하고 복수개 타임슬롯의 패킷을 처리하여 송수신 하는 링크레벨 제어부(51)와; 서브 하이웨이에서 타임 슬롯을 추출하여 상기 링크 레벨 제어부(51)가 패킷을 처리할 수 있도록 다중화 및 역다중화를 수행하는 레이 트 어댑터(52)로 구성된다.

이와 같이 구성된 본 발명에 의한 이동통신 교환기의 패킷처리 장치의 동작을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.

먼저 패킷처리 장치는 패킷교환 시스템에서 X.25 링크레벨 기능과 패킷레벨 기능과 내부 프로토콜 처리 기능 등을 수행한다. 여기서 링크레벨 기능은 X.25/X.74 LAPB(Link Access Protocol Balanced) 프로토콜 및 타 블록과의 접속 프로토콜을 처리하고, 패킷레벨 기능은 프로세서의 제어를 받아 가상호를 설정하고 해제하며 데이터 패킷을 전달한다.

상기 패킷처리 제어부(20)는 MC68020 32비트 프로세서로 중앙처리장치(21), 프로그램용으로 128K 바이트의 로컬 롬(22), 1M 바이트의 로컬 램(23), AM9519의 인터럽트 처리부(24), 2개의 MFP(25)로 구성하여 패킷레벨의 프로토콜을 처리하며 하드웨어에 대한 전반적인 제어동작을 수행한다.

그리고, 제어신호부(30)는 제어신호 생성부(31)와 중재부(32)와 디코더(33) 를 FPGA로 단일칩화하여 구성하고, 어드레스/데이터 버퍼부(40)의 제1 내지 제3 버퍼(41 - 43)를 FPGA화하여 어드레스 및 데이터의 버퍼를 단순화한다.

또한 링크정합부(50)는 타임스위치 장치와의 데이터 송/수신을 위하여 8 타 임슬롯에 대한 다중화 및 역다중화가 가능한 2개의 레이트 어댑터(52)를 실장하여 16채널에 대한 패킷 데이터를 처리할 수 있도록 한다. 그리고 MK5025 링크 레벨 전용 칩 16개를 사용하여 64/56 Kbps의 링크 속도로 각 채널에 대한 LAPB 프로토콜 처리를 수행하게 되는 데, 내부 레지스터를 통하여 중앙처리장치(21)와 프리미티브를 상호 효관하고, 중재부(32)의 제어하에 링크 레벨 제어부(51)의 직접메모리액세스(DMA, Direct Memory Access) 기능으로 공통메모리를 액세스를 패킷 데이터를 송 /수신하도록 동작한다.

이와 같이 본 발명은 어드레스/데이터 버퍼부와 제어신호부를 FPGA화하여 고집적화를 이루고, 링크레벨제어부의 실장개수를 확장하여 종래의 8채널 처리에서 16채널 처리로 처리용량을 확대하게 되는 것이다.

이상에서 살펴본 바와 같이, 본 발명에 의한 이동통신 교환기의 패킷처리 장치는 어드레스/데이터 버퍼부와 제어신호부를 FPGA화하여 패킷처리 장치의 고집적 화를 이루어 회로간 반사 및 간섭을 줄일 수 있는 효과가 있게 된다.

또한 링크레벨제어부의 실장개수를 확장하여 종래의 8채널 처리에서 16채널 처리로 처리용량을 확대할 수 있는 효과도 있게 된다.

Claims (4)

1. 이동하면서도 통신이 가능하도록 한 이동통신 시스템의 교환기에 있어서,

   입력되는 패킷레벨의 프로토콜을 처리하고 패킷처리 장치의 전반적인 제어를 수행하는 패킷처리 제어부와;

   상기 패킷처리 제어부의 제어신호를 생성하고, 패킷메모리의 접근을 중재하 는 제어신호부와;

   상기 패킷처리 제어부의 제어에 따라 패킷데이터를 저장하는 어드레스/데이 터 버퍼부와;

   상기 어드레스/데이터 버퍼부에 저장된 패킷 데이터를 처리하여 서브 하이웨이 링크와의 정합이 이루어지도록 하는 링크 정합부로 구성된 것을 특징으로 하는 이동통신 교환기의 패킷처리 장치.
2. 제 1항에 있어서, 상기 제어신호부는,

   상기 중앙처리장치에서 수행할 동작의 제어신호를 생성하는 제어신호 생성부와;

   패킷 메모리의 접근을 중재하는 중재부와;

   데이터 버스에 실린 패킷 데이터를 디코딩하는 디코더로 구성된 것을 특징으로 하는 이동통신 교환기의 패킷처리 장치.
3. 제 1항에 있어서, 상기 어드레스/데이터 버퍼부는,

   상기 패킷처리 제어부의 데이터를 양방향으로 임시 저장하는 제1 버퍼와;

   랜으로 입력된 데이터를 양방향으로 임시 저장하는 제2 버퍼와;

   상기 링크정합부와의 인터페이스를 위해 패킷을 양방향으로 임시 저장하는 제3 버퍼와;

   상기 제1 내지 제3 버퍼의 패킷 데이터를 저장하는 패킷메모리와;

   상기 제3 버퍼와 연결되어 처리된 패킷이 랜망으로 출력될 수 있도록 하는 랜으로 구성된 것을 특징으로 하는 이동통신 교환기의 패킷처리 장치.
4. 제 1항에 있어서, 상기 링크정합부는,

   복수개의 채널로 이루어져 상기 중재부의 제어에 따라 공통메모리를 액세스 하고 복수개 타임슬롯의 패킷을 처리하여 송수신하는 링크레벨 제어부와;

   서브 하이웨이에서 타임 슬롯을 추출하여 상기 링크레벨 제어부가 패킷을 처리할 수 있도록 다중화 및 역다중화를 수행하는 레이트 어댑터로 구성된 것을 특징으로 하는 이동통신 교환기의 패킷처리 장치.

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