KR100321741B1 - 피드백 등화기와 언노말 슬라이서를 구비하는 결정 궤환등화기 - Google Patents

Abstract

본 발명은 피드백 등화기와 언노말 슬라이서를 구비하는 결정 궤환 등화기에 관한 것으로서, 입력 신호와 제1 상수를 곱하는 제1 승산기, 상기 제1 승산기의 출력에 응답하여 출력 비트 수를 (

Description

피드백 등화기와 언노말 슬라이서를 구비하는 결정 궤환 등화기{Decision feed-back equalizer having feed-back equalizer and un-normalized slicer}

본 발명은 통신에 이용되는 등화기에 관한 것으로서, 특히 결정 궤환 등화기에 관한 것이다.

케이블을 이용한 시스템에서 채널의 임피던스(impedance) 부정합 등으로 인해 반사 신호가 수신기에 지연되어 도착함으로써 원래의 신호에 간섭 현상이 발생할 수가 있다. 이러한 다중 간섭 현상(Multipath Interference)은 입력 신호의 스펙트럼(spectrum)을 물결 모양으로 왜곡시켜 수신 시스템의 성능을 현저하게 저하시킬 수 있는 주요 요인이다. 이러한 요인에 민감한 다중 레벨의 직교 진폭 변조(QAM ; Quadruture Amplitude Modulation) 수신단에서는 적응 등화기를 사용하여 이를 보상하여야 한다. 이러한 적응 등화기 중 자력 등화를 위해 널리 상용화되는 방식은 결정 궤환 등화기이고 그 구조는 피드포워드 등화기(Feed Forward Equalizer)와 피드백 등화기(Feed Back Equalizer)로 구성된다.

종래의 피드백 등화기는 그 크기가 커서 결정 궤환 등화기의 대부분의 면적을 차지한다. 상기 피드백 등화기는 곱셈기와 누적기를 구비한다. 예를 들어 피드백 등화기 블록을 L탭(tap)이라 하고 상기 곱셈기의 입력 비트를 k라 하면 곱셈기의 수는 하드웨어 공유(Resource sharing)를 하지 않는다고 할 때 (k×k) 개 즉, L개가 필요하게 된다. 곱셈기의 크기를 줄이려면 곱셈기의 입력 비트 수를 줄여야 한다. 그런데, 피드백 등화기의 입력단에 노말 슬라이서(normalized slicer)를 연결하여 사용함으로써 소수점 이하의 많은 자리 수까지 의미 있는 값이 되어 곱셈기의 입력 비트 수를 무조건 줄이게 되면 피드백 등화기의 성능을 보장할 수 없게 된다. 따라서 노말 슬라이서를 사용할 경우 이러한 한계로 인해 곱셈기의 입력 비트 수는 제한될 수밖에 없다. 256 직교 진폭 변조의 예를 들면 24탭으로 16비트 정도의 곱셈기가 필요함으로써 16×16 개의 곱셈기가 24개 필요하게 되어 피드백 등화기의 크기가 매우 커지게 된다.

본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 성능은 그대로이면서 크기가 감소되는 결정 궤환 등화기를 제공하는 데 그 목적이 있다.

도 1은 본 발명의 일실시예에 따른 결정 궤환 등화기의 블록도.

도 2는 본 발명의 다른 실시예에 따른 결정 궤환 등화기의 블록도.

* 도면의 주요부분에대한 부호의 설명

101 : 결정 궤환 등화기 111 : 피드포워드 등화기

121 : 피드백 등화기 131 : 언노말 슬라이서

141 : 에러 평가부 151 : 가산기

161 : 등화 조정부 171, 181 : 제1 및 제2 승산기

상기 목적을 달성하기 위한 본 발명의 결정 궤환 등화기는, 입력 신호와 제1 상수를 곱하는 제1 승산기; 상기 제1 승산기의 출력에 응답하여 출력 비트 수를 ()로 감소시키는 언노말 슬라이서; 상기 언노말 슬라이서의 출력에 응답하는 피드백 등화기; 및 상기 피드백 등화기의 출력에 제2 상수를 곱하고 그 결과를 출력하는 제2 승산기를 포함하여 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 본 발명의 일실시예에 따른 결정 궤환 등화기의 블록도이다.

도 1을 참조하면, 결정 궤환 등화기(101)는 피드포워드 등화기(feed forward equalizer)(111), 피드백 등화기(feed-back equalizer)(121), 언노말 슬라이서(un-normalized slicer)(131), 에러 평가부(error estimate)(141), 등화 조정부(EQ adjust)(161), 가산기(151) 및 제1 및 제2 승산기들(171, 181)을 구비한다.

피드포워드 등화기(111)는 외부 제어 신호(P1)와 등화 조정부(161)의 출력에 응답하여 출력을 발생한다. 가산기(151)는 제2 승산기(181)의 출력과 피드포워드 등화기(111)의 출력을 합산한다. 제1 승산기(171)는 가산기(151)의 출력과 제1 상수(α)를 곱하여 그 결과를 언노말 슬라이서(131)로 전달한다. 언노말 슬라이서(131)는 제1 승산기(171)의 출력에 응답하여 소정 레벨로 슬라이스(slice)된 신호를 출력한다. 에러 평가부(141)는 가산기(151)의 출력에 포함된 에러를 평가한다. 등화 조정부(161)는 가산기(151)의 출력과 에러 평가부(141)의 출력을 입력하여 등화 정도를 조정하기 위한 신호를 발생하여 피드포워드 등화기(111)와 피드백 등화기(121)로 제공한다. 피드백 등화기(121)는 언노말 슬라이서(131)의 출력과 에러 평가부(141)의 출력 및 등화 조정부(161)의 출력을 입력하고 이들에 응답하여 등화된 신호를 출력하여 제2 승산기(181)로 전달한다. 제2 승산기(181)는 피드백 등화기(121)의 출력과 제2 상수(β)를 곱하여 그 결과를 가산기(151)로 전달한다.

도 1은 256 직교 진폭 변조(QAM)의 경우를 예로 들어 설명하고 있다. 제1 상수(α)는 다음 수학식 1에 의해 구해진다.

=

제1 상수(α)는 노말 팩터(normalization factor)의 역수로서, 256 직교 진폭 변조(QAM)에서 제1 상수(α)는이다.

제2 상수(β)는 다음 수학식 2와 같이 구할 수가 있다.

d_k' × ·y_k

d_k+1= d_k- μ_be_ky_k

d'_k+1= d'_k- μ_be_kα·y_k

d'₁= d'₀- μ_be₀α·y₀

d'₂= d'₁- μ_be₁α·y₁

= d'₀- μ_be₀α·y₀- μ_be₁α·y₁

…

d'_k+1= d'_k- μ_be₂α·y_k

= d'₀- μ_be₀α·y₀- μ_be₁α·y_{1 …}- μ_be_kα·y_k

= d'₀- α(μ_be₀y₀+ μ_be₁y_{1 …}+ μ_be_ky_k)

결과적으로 제2 상수(β)는 ()로서 구할 수가 있다.

이와 같이 언노말 슬라이서(131)를 사용함으로써 피드백 등화기(121)의 동작에 필요한 언노말 슬라이서(131)의 출력 비트 수를 줄일 수가 있다. 즉, {M-QAM(M=2^N)}이라 할 때 언노말 슬라이서(131)의 출력 비트 수는 () 비트로 감소된다. 따라서, 피드백 등화기(121)의 내부에 구비되는 곱셈기의 크기를 현저히 줄일 수 있다. 256 직교 진폭 변조(QAM)의 경우 5×5개의 곱셈기가 필요하게 된다. 이것은 종래에 비해만큼 본 발명에 따른 피드백 등화기(121)의 내부 곱셈기의 크기가 감소된다.

도 2는 본 발명의 다른 실시예에 따른 결정 궤환 등화기의 블록도이다. 도 2에서는 도 1의 제1 및 제2 승산기들(171, 181)을 시프트(shift) 및 가산(add) 블록(211, 221)들로 대치한 것이다. 이렇게 하더라도 도 1에 도시된 결정 궤환 등화기(101)와 동일하게 그 성능을 그대로 유지되면서도 크기가 감소된다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 바와 같이 본 발명에 따르면, 피드백 등화기의 내부 곱셈기의 크기가 감소하게 된다. 따라서, 결정 궤환 등화기의 크기는 감소하면서도 그 성능은 종전과 동일하게 유지된다.

Claims (4)

1. 입력 신호와 제1 상수를 곱하는 제1 승산수단;

   상기 제1 승산수단의 출력에 응답하여 출력 비트 수를 ()로 감소시키는 언노말 슬라이서;

   상기 언노말 슬라이서의 출력에 응답하는 피드백 등화기; 및

   상기 피드백 등화기의 출력에 제2 상수를 곱하고 그 결과를 출력하는 제2 승산수단

   를 포함하여 이루어지는 결정 궤환 등화기.
2. 제 1 항에 있어서,

   상기 제1 상수는에 의해 구해지는 것을 특징으로 하는 결정 궤환 등화기.
3. 제 1 항에 있어서,

   상기 제2 상수는(α는 제1 상수)에 의해 구해지는 것을 특징으로 하는 결정 궤환 등화기.
4. 제 1 항에 있어서,

   상기 제1 및 제2 승산수단은 각각,

   승산기 또는 시프트및가산블록으로 구현됨을 특징으로 하는 결정 궤환 등화기.