KR100302590B1 - 결정귀환균등화기 - Google Patents

Abstract

본 발명은 결정 귀환 균등화기에 관한 것으로, 종래 결정 귀환 균등화기는 연산기의 수를 많이 필요로 함으로써, 하드웨어 구성이 복잡하고 면적이 큰 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 왜곡된 전송데이터를 입력받아 필터계수와의 소정의 연산을 통해 그 왜곡을 보상하여 보상된 전송데이터를 출력하는 프리커서 균등화부와; 상기 보상된 전송데이터와 입력되는 데이터를 감산하여 출력데이터를 출력하는 연산부와; 상기 연산부의 출력데이터를 검출하여 그 검출결과가 양수이면 양의 복원된 전송데이터를 출력하고, 음수이면 음의 복원된 전송데이터를 출력하는 검출부와; 상기 복원된 전송데이터와 연산부의 출력의 차를 구해 이를 왜곡정도 판단 신호로 출력하는 왜곡 판단부와; 상기 복원된 전송데이터와 상기 복원된 전송데이터를 입력받아 복원하여 출력데이터를 상기 연산부에 인가하는 포스트커서 균등화부를 포함하는 결정 귀환 균등화기에 있어서, 상기 프리커서 균등화부는 특정한 값으로 상기 필터계수의 값을 나누어 산출한 비트수가 적은 새로운 필터계수를 이용하여 연산을 수행하여 내부에 포함된 각 연산기의 비트수를 줄이도록 구성하여 연산기의 비트수를 줄임으로써 하드웨어 구성을 단순화 하고, 면적을 줄이는 효과가 있다.

Description

결정 귀환 균등화기{DECISION-FEEDBACK EQUALIZER}

본 발명은 결정 귀환 균등화기에 관한 것으로, 특히 프리커서 균등화부와 포스트커서 균등화부를 구비하는 결정 귀환 균등화기에 있어서, 상기 프리커서 균등화부와 포스트커서 균등화부에 각기 다른 알고리즘을 사용하여 균등화기를 구성하는 연산기의 수를 줄이는데 적당하도록 한 결정 귀환 균등화기에 관한 것이다.

일반적으로, 등화기법(equalization)은 통신 시스템에서 데이터를 전송 또는 수신할 때 전송데이터를 훼손하는 채널이라는 매개체가 그 송신과 수신데이터 사이에 존재하게 되는 것을 방지하기 위해 사용하는 보편적인 기술이다. 상기 등화기법을 실현하는 방법으로 리니어 등화기와 결정 귀환 균등화기(decision feedback equalizer)를 사용하는 두가지 방법이 있으며, 이중 상기 결정 귀환 균등화기는 리니어 균등화기에 비해 성능이 뛰어나지만 2개의 필터를 사용해야 하는 부담이 있다. 이는 곱셈 또는 덧셈을 수행하는 연산기의 증가를 뜻하며, 이와 같은 종래 결정 귀환 균등화기를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도1은 종래 결정 귀환 균등화기의 블록도로서, 이에 도시한 바와 같이 왜곡된 전송데이터(Rk)를 입력받아 소정의 연산을 통해 그 왜곡을 보상하여 1차 보상된 전송데이터(Yp)를 출력하는 프리커서(PRECURSOR) 균등화부(1)와; 상기 1차 보상된 전송데이터(Yp)와 입력되는 데이터를 감산하여 출력데이터(Yk)를 출력하는 제 1연산부(2)와; 상기 제 1연산부(2)의 출력데이터(Yk)를 검출하여 그 검출결과가 양수이면 양의 복원된 전송데이터(Ak)를 출력하고, 음수이면 음의 복원된 전송데이터(-Ak)를 출력하는 검출부(3)와; 상기 복원된 전송데이터(Ak)와 상기 제 1연산부(2)의 출력신호(Yk)의 차를 구해 전송데이터와 복원된 데이터의 차(Ek)를 출력하는 제 2연산부(4)와; 상기 복원된 전송데이터(Ak)를 입력받아 상기 프리커서 균등화부(1)와 동일한 동작을 통해 복원하여 출력데이터(Yq)를 상기 제 1연산부(2)에 인가하는 포스트커서(POSTCURSOR) 균등화부(5)로 구성된다.

도2는 상기 프리커서 균등화부와 포스트커서 균등화부의 회로도로서, 이에 도시한 바와 같이 각각 전단의 시프트 레지스터를 통해 인가되는 왜곡된 전송데이터(Rk) 또는 복원된 전송데이터(Ak)를 입력받아 한 비트씩 이동시키는 다수의 시프트 레지스터(SR1~SRn)와; 상기 다수의 시프트 레지스터(SR1~SRn)의 출력과 필터계수(W0~Wn)를 각각 곱하는 다수의 곱셈기(MUL1~MULn)와; 상기 곱셈기(MUL1~MULn)의 출력신호를 두 개씩 가산하고, 그 가산된 결과를 다시 두 개씩 묶어 가산하는 과정을 통해 하나의 1차 또는 2차 보상된 데이터(Yp),(Yq)를 생성하는 다수의 가산기(ADD1~ADDn)로 구성된다.

이하, 상기와 같이 구성된 종래 결정 귀환 균등화기의 동작을 설명한다.

먼저, 왜곡된 k비트의 전송데이터(Rk)는 프리커서 균등화부(1)에 입력되며, 상기 도2에 도시한 연산알고리즘을 통해 1차적으로 보상된다. 이때, 상기 프리커서 균등화부(1)에 인가되는 필터계수(Wk)는 특정한 알고리즘에 따라 갱신되며, 일반적으로 리스트 민 스퀘어(LEAST MEANS SQUARE), 사인 데이터 리스트 민 스퀘어(SIGN-DATA LMS), SIGN-SIGN LMS 중의 한가지를 사용하게 된다. 상기 세가지 알고리즘을 수식으로 표현하면 아래의 식1 내지 식3과 같다.

W_k+1=Wk+ beta ErRk -------------- <1>(LMS)

W_k+1=Wk+ beta sign(Er)Rk --------- <2>(SIGN-DATA LMS)

W_k+1=Wk+ beta sign(Er)sign(Rk) ------ <3>(SIGN-SIGN LMS)

이와 같은 과정을 통해 1차 보상된 데이터(Yp)를 인가받은 검출부(3)는 그 값이 양수 또는 음수에 따라 출력인 복원된 데이터(Ak)의 부호를 결정하여 출력한다.

이때, 상기 복원된 데이터(Ak)를 귀환받은 포스트커서 균등화부(5)는 상기 프리커서 균등화부(1)와 동일한 동작을 통해 상기 복원된 데이터(Ak)를 다시한번 보상하여 출력데이터(Yq)를 출력한다.

그 다음, 제 1연산부(2)는 상기 출력데이터(Yp),(Yq)의 차를 구해 이를 다시 상기 검출부(3)로 출력한다. 이와 같은 과정을 통해 왜곡된 전송데이터(Rk)는 복원된 데이터(Ak)로 복원되며, 상기 제 1연산부(2)의 출력인 데이터(Yk)와 상기 복원된 데이터(Ak)는 제 2연산부(4)에서 상호 감산처리되어 외부에 왜곡의 정도를 표시하는 데이터(Ek)로 출력된다.

상기한 바와 같이 종래 결정 귀환 균등화기는 1차보상한 왜곡된 데이터를 다시 보상하고, 이를 이용하여 그 왜곡된 데이터를 보상하여 그 성능이 우수하지만, 2차의 보상과정을 위해 곱셈기, 덧셈기 및 시프트레지스터와 같은 연산기의 비트수가 많아지게 되어 그 하드웨어 구성이 복잡한 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 프리커서 균등화부와 포스트커서 균등화부에 각기 다른 알고리즘을 사용하여 연산기의 수를 줄일 수 있는 결정 귀환 균등화기를 제공함에 그 목적이 있다.

도1은 일반적인 결정 귀환 균등화기의 블록도.

도2는 종래 도1에 있어서, 프리커서 및 포스트커서 균등화부의 회로도.

도3은 본 발명에 있어서, 프리커서 균등화부의 블록도.

도4는 도3에 있어서, 보상부의 회로도.

***도면의 주요 부분에 대한 부호의 설명***

1:프리커서 균등화부 2:제 1연산부

3:검출부 4:제 2연산부

5:포스트커서 균등화부 6:필터계수 생성부

7:제어부 8:제산부

9:보상부

상기와 같은 목적은 왜곡된 전송데이터를 입력받아 필터계수와의 소정의 연산을 통해 그 왜곡을 보상하여 보상된 전송데이터를 출력하는 프리커서 균등화부와; 상기 보상된 전송데이터와 입력되는 데이터를 감산하여 출력데이터를 출력하는 연산부와; 상기 연산부의 출력데이터를 검출하여 그 검출결과가 양수이면 양의 복원된 전송데이터를 출력하고, 음수이면 음의 복원된 전송데이터를 출력하는 검출부와; 상기 복원된 전송데이터와 연산부의 출력의 차를 구해 이를 왜곡정도 판단 신호로 출력하는 왜곡 판단부와; 상기 복원된 전송데이터와 상기 복원된 전송데이터를 입력받아 복원하여 출력데이터를 상기 연산부에 인가하는 포스트커서 균등화부를 포함하는 결정 귀환 균등화기에 있어서, 상기 프리커서 균등화부는 특정한 값으로 상기 필터계수의 값을 나누어 산출한 비트수가 적은 새로운 필터계수를 이용하여 연산을 수행하여 내부에 포함된 각 연산기의 비트수를 줄이도록함 으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도3은 본 발명의 결정 귀환 균등화기에 있어서, 프리커서 균등화부의 블록도로서, 이에 도시한 바와 같이 왜곡정보 데이터(Ek)와 왜곡된 전송데이터(Rk)를 입력받아 필터계수(Wp)를 생성하는 필터계수 생성부(6)와; 상기 필터계수(Wp)에 따라 제어신호(C),(C')를 출력하는 제어부(7)와; 상기 필터계수(Wp)를 상기 제어부(7)의 제어신호(C)의 값으로 제산하는 제산부(8)와; 상기 제산부(8)의 제산 결과값(W)과 상기 제어신호(C')를 입력받아 이를 이용하여 상기 왜곡된 전송데이터(Rk)를 보상하는 보상부(9)로 구성된다.

도4는 상기 보상부(9)의 회로도로서, 이에 도시한 바와 같이 왜곡된 전송데이터(Rk)를 전단의 시프트 레지스터를 통해 인가받아 각각 시프트하여 출력하는 다수의 시프트 레지스터(SR1~SRn)와; 상기 왜곡된 전송데이터(Rk)또는 상기 다수의 시프트 레지스터(SR1~SRn)의 출력신호와 상기 제산부(8)의 출력(W')을 곱하여 출력하는 다수의 곱셈기(MUL1~MULn)와; 상기 다수의 곱셈기(MUL1~MULn)의 출력을 상기 제어신호(C')의 값으로 제산하여 출력하는 제산기(DIV1~DIVn)와; 상기 제산기(DIV1~DIVn)의 출력을 두 개를 하나의 단위입력으로 하여 상호 가산하고, 그 가산된 결과가 하나의 출력이 될 때 까지 반복적으로 가산하여 1차 보상된 전송데이터(Yp)를 출력하는 다수의 가산기(ADD1~ADDn)로 구성된다.

이하, 상기와 같이 구성된 본 발명 결정 귀환 균등화기의 동작을 설명한다.

상기와 같은 본 발명은 종래 도1에 도시한 구성과 동일한 기본 구성을 갖으며, 그 구성요소인 포스트커서 균등화부(5)의 알고리즘을 상기 식2에 나타낸 SIGN-DATA LMS를 사용한다. 이때의 식2에서 알 수 있듯이 상기 포스트커서 균등화부(5)의 출력(Rk)는 복원된 송신데이터(Ak)로 대치될 수 있다. 이를 이용하여 상기의 식2을 변형하면 아래의 식4와 같다.

W_k+1=Wq(k+1)+ beta sign(Ek)sign(Ak)A -------------------- <4>

이때, 상기 A는 상기 복원된 송신데이터에 절대값을 취한 양의 값이다. 상기 식4는SIGN-SIGN LMS의 형태로 변환할 수 있으며, A배만큼 곱해주면 상기 식4와 동일한 값이된다. 이로인해 상기 포스트커서 균등화부는 일단 단순히 가산기로 구성하여 출력(Yq)를 구하고, 그 값에 A의 값을 곱하는 형식으로 구현할 수 있다. 이와 같은 곱셈은 단순히 시프트 레지스터를 이용하여 구현 할 수 있게 되므로, 구성이 단순해 진다.

또한, 상기 제 1연산부(2)에서는 프리커서 균등화부(1)의 출력(Yp)과 포스트커서 균등화부(Yq)의 차를 구해 검출부(3)로 입력되므로, 그 차가 음의 값 또는 양의 값인가에 따라서만 의미가 있다. 다시 말해 A²만큼 상기 포스트커서 균등화부(5)의 출력신호(Yq)에 곱한 것과, 상기 프리커서 균등화부(1)의 출력신호(Yp)를 A²로 나눈 것은 같은 동작으로 이해 될 수 있다.

즉, Yp=Wp(k)Rn-k ------------------- <5>

Yp/A²= Wp(k)Rn-k ---------------- <6>

이러한 스케일링(SCALING)은 상기 외곡된 전송데이터(Rk)와 필터계수(Wk)가 곱해진 다음에 이루어질 수도 있으나, 미리 특정한 값만큼 상기 필터계수(Wk)의 값을 저하시켜도 동일한 동작을 할 수 있으며, 이때 상기 필터계수(Wk)의 값을 줄여 사용한다면, 이를 입력받아 연산을 수행하는 연산기의 입력비트수를 줄일 수 있다.

상기와 같은 방법을 구현하여 상기 프리커서 균등화부(1)의 구성을 하드웨어의 복잡성을 줄이기 위해 스케일링 팩터(SCALING FACTOR)를 결정하여 각 연산기의 비트수를 줄이는 것이다.

이와 같은 기본 적인 개념을 달성하기 위해, 복원된 전송데이터(Ak)와 상기 제 1연산부(2)의 출력데이터(Yk)의 차를 구한 제 2연산부(4)의 출력(Ek)을 인가받고, 왜곡된 전송데이터(Rk)를 인가받은 필터계수 생성부(6)는 상기 설명한 사인 리스트 민 스퀘어(SING-DATA LMS) 알고리즘의 필터계수(Wp)를 생성하여 출력한다.

그 다음, 제어부(7)에서는 상기 필터계수(Wp)를 입력받은 제어신호(C),(C')의 값을 생성하여 출력한다. 이때 제어신호(C),(C')의 값은 특정한 필터계수(Wp)의 비트수를 나누어 나머지 수가 남지 않는 값으로 하며, 상기 제어신호(C),(C')간의 곱은 상기 설명한 A²과 동일한 값이되어야 한다.

그 다음, 제산부(8)는 상기 필터계수(Wp)를 상기 제어신호(C)로 나누어 그 결과값(W)을 출력한다. 이와 같이 출력된 값은 상기 도4에 도시한 곱셈기(MUL1~MULn)의 입력비트수를 줄일 수 있다.

그 다음, 상기 보상부(9)는 상기 왜곡된 전송데이터(Rk)를 특정한 비트씩 시프트한 시프트 레지스터(SR1~SRn)의 출력신호 각각과 상기 제산부(8)의 출력(W)을 곱셈기(MUL1~MULn)를 통해 곱하게 된다.

그 다음, 상기 곱셈기(MUL1~MULn)의 출력은 각기 상기 제어신호(C')에 의해 나누어진다. 이와 같이 나누어진 값의 비트수는 종래 가산기의 입력보다 그 비트수가 줄어들게 되며, 이에 따라 이를 가산하는 가산기(ADD1~ADDn)의 입력비트가 줄어 가산기의 비트수를 줄이게 된다.

이와 같이 그 입력값이 줄어듦에 따라 보상부(9)회로의 구성은 단순해 지게 되며,상기 포스트커서 균등화부(5)는 그 내부 구성을 시프트 레지스터와 가산기만을 포함하는 형태로 대치될 수 있다.

상기한 바와 같이 본 발명 결정 귀환 균등화기는 필터계수의 값을 특정한 값으로 나누어 그 비트수를 줄여 연산기 하드웨어의 구성을 단순화함과 아울러 복원된 전송데이터의 값을 나중에 곱하는 방식을 통해 포스트커서 균등화부를 가산기만으로 구성되도록 하여 그 면적을 줄이고, 회로를 단순화하는 효과가 있다.

Claims (3)

1. 왜곡된 전송데이터를 입력받아 필터계수와의 소정의 연산을 통해 그 왜곡을 보상하여 보상된 전송데이터를 출력하는 프리커서 균등화부와; 상기 보상된 전송데이터와 입력되는 데이터를 감산하여 출력데이터를 출력하는 연산부와; 상기 연산부의 출력데이터를 검출하여 그 검출결과가 양수이면 양의 복원된 전송데이터를 출력하고, 음수이면 음의 복원된 전송데이터를 출력하는 검출부와; 상기 복원된 전송데이터와 연산부의 출력의 차를 구해 이를 왜곡정도 판단 신호로 출력하는 왜곡 판단부와; 상기 복원된 전송데이터와 상기 복원된 전송데이터를 입력받아 복원하여 출력데이터를 상기 연산부에 인가하는 포스트커서 균등화부를 포함하는 결정 귀환 균등화기에 있어서, 상기 프리커서 균등화부는 왜곡 판단부의 출력신호와 상기 왜곡된 전송데이터를 입력받아 필터계수를 생성하는 필터계수 생성부와; 상기 필터계수에 따라 각각 특정한 값을 갖는 제 1 및 제 2제어계수를 생성출력하는 제어부와; 상기 필터계수를 상기 제 1제어계수의 제산하는 제산부와; 상기 제산부의 제산 결과값과 상기 제 2제어계수를 입력받아 이를 연산에 이용하여 상기 왜곡된 전송데이터를 보상하는 보상부로 구성하여 된 것을 특징으로 하는 결정 귀환 균등화기.
2. 제 1항에 있어서, 상기 제 1제어계수와 제 2제어계수의 곱은 상기 복원된 전송데이터의 제곱의 값인 것을 특징으로 하는 결정 귀환 균등화기.
3. 제 1항에 있어서, 상기 보상부는 왜곡된 전송데이터를 직접 또는 전단의 시프트 레지스터를 통해 인가받아 각각 시프트하여 출력하는 다수의 시프트 레지스터와; 상기 왜곡된 전송데이터 또는 상기 다수의 시프트 레지스터의 출력신호와 상기 제산부의 제산결과값을 각각 곱하여 출력하는 다수의 곱셈기와; 상기 다수의 곱셈기의 출력을 상기 제 2제어계수의 값으로 제산하여 출력하는 다수의 제산기와; 상기 제산기의 출력을 두 개를 하나의 단위입력으로 하여 상호 가산하고, 그 가산된 결과가 하나의 출력이 될 때 까지 반복적으로 가산하여 출력하는 가산기로 구성하여 된 것을 특징으로 하는 결정 귀환 균등화기.