KR100319622B1 - Manufacturing method for isolation in semiconductor device - Google Patents
Manufacturing method for isolation in semiconductor device Download PDFInfo
- Publication number
- KR100319622B1 KR100319622B1 KR1019990017338A KR19990017338A KR100319622B1 KR 100319622 B1 KR100319622 B1 KR 100319622B1 KR 1019990017338 A KR1019990017338 A KR 1019990017338A KR 19990017338 A KR19990017338 A KR 19990017338A KR 100319622 B1 KR100319622 B1 KR 100319622B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- layer
- oxide film
- etching
- trench
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 238000002955 isolation Methods 0.000 title claims description 4
- 238000004519 manufacturing process Methods 0.000 title description 9
- 238000000034 method Methods 0.000 claims abstract description 49
- 238000005530 etching Methods 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 238000000926 separation method Methods 0.000 claims abstract description 17
- 150000004767 nitrides Chemical class 0.000 claims description 45
- 229920002120 photoresistant polymer Polymers 0.000 claims description 17
- 238000000151 deposition Methods 0.000 claims description 6
- 238000000206 photolithography Methods 0.000 abstract description 15
- 230000010354 integration Effects 0.000 abstract description 5
- 238000000059 patterning Methods 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
본 발명은 반도체 장치의 분리구조 형성방법에 관한 것으로, 종래 분리구조는 사진식각공정을 통해 직접 트랜치구조를 형성하여 반도체 장치의 집적도가 저하되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 기판과 마스크층의 사이에 버퍼층을 두고, 그 마스크층을 사진식각공정을 통해 패터닝하여 트랜치 패턴을 형성한 후, 그 패턴의 측면에 측벽을 형성하여 사진식각공정으로 정의 할수 없는 미세패턴을 정의한 다음, 그 미세패턴이 형성된 마스크층을 식각마스크로 하는 식각공정으로 상기 마스크층의 패턴에 따라 기판에 미세구조의 트랜치를 형성함으로써, 반도체 장치의 집적도를 향상시키는 효과가 있다.The present invention relates to a method for forming a separation structure of a semiconductor device, and the conventional separation structure has a problem in that the integration degree of the semiconductor device is reduced by forming a trench structure directly through a photolithography process. In view of the above problems, the present invention includes a buffer layer between the substrate and the mask layer, forms a trench pattern by patterning the mask layer through a photolithography process, and then forms a sidewall on the side of the pattern to form a photolithography process. After defining an undefinable micropattern, an etching process using the mask layer on which the micropattern is formed as an etch mask forms a trench of a microstructure in accordance with the pattern of the mask layer, thereby improving the integration degree of the semiconductor device. have.
Description
본 발명은 반도체 장치의 분리구조 제조방법에 관한 것으로, 특히 기판에 낮은 트랜치를 형성하고, 그 트랜치 내에 산화막을 증착하여 분리구조를 형성하는 방법에서, 그 트랜치를 사진식각공정으로 정의할 수 없는 정도의 미세구조로 형성하여 반도체 장치의 집적도를 향상시키는데 적당하도록 한 반도체 장치의 분리구조 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a separation structure of a semiconductor device, and in particular, in a method of forming a low trench on a substrate and depositing an oxide film in the trench to form a separation structure, the trench cannot be defined by a photolithography process. The present invention relates to a method for manufacturing a separated structure of a semiconductor device, which is formed in a microstructure of the semiconductor device and is suitable for improving the degree of integration of the semiconductor device.
도1a 내지 도1c는 종래 반도체 장치의 분리구조 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 산화막(2)과 질화막(3)을 순차적으로 증착하고, 그 질화막(3)의 상부에 상기 질화막(3)의 일부를 노출시키는 포토레지스트(4) 패턴을 형성하는 단계(도1a)와; 상기 포토레지스트(4) 패턴을 식각마스크로 사용하는 식각공정으로, 상기 질화막(3)과 그 하부의 산화막(2)을 식각하여 상기 기판(1)의 일부를 노출시킨 후, 그 노출된 기판(1)을 식각하여 트랜치를 형성한 후, 그 트랜치의 내에 산화막(5)을 증착하고, 다시 그 산화막(5)과 상기 질화막(3)의 상부전면에 산화막(6)을 증착하는 단계(도1b)와; 상기 질화막(3)의 상부에 증착된 산화막(6)을 제거하여 그 하부의 질화막(3)을 노출시킨 후, 그 질화막(3) 모두를 식각하고, 상기 산화막(6)을 평탄화하여 상기 기판(1)에 형성한 트랜치내에 분리구조를 형성하는 단계(도1c)로 구성된다.1A through 1C are cross-sectional views of a process for manufacturing a separate structure of a conventional semiconductor device, and as shown therein, an oxide film 2 and a nitride film 3 are sequentially deposited on the substrate 1, and the nitride film 3 is formed. Forming a photoresist (4) pattern exposing a portion of the nitride film (3) on top of (Fig. 1A); In the etching process using the photoresist 4 pattern as an etching mask, the nitride film 3 and the oxide film 2 below are etched to expose a portion of the substrate 1, and then the exposed substrate ( After etching 1) to form a trench, the oxide film 5 is deposited in the trench, and the oxide film 5 and the oxide film 6 are deposited on the upper surface of the nitride film 3 (Fig. 1B). )Wow; After the oxide film 6 deposited on the nitride film 3 is removed to expose the nitride film 3 below, the nitride film 3 is etched, and the oxide film 6 is planarized to form the substrate ( And forming a separation structure in the trench formed in 1) (FIG. 1C).
이하, 상기와 같은 종래 반도체 장치의 분리구조 제조방법을 좀 더 상세히설명한다.Hereinafter, a method of manufacturing a separation structure of a conventional semiconductor device as described above will be described in more detail.
먼저, 도1a에 도시한 바와 같이 기판(1)의 상부전면에 산화막(2)과 질화막(3)을 순차적으로 증착하고, 그 질화막(3)의 상부전면에 포토레지스트(4)를 증착하고, 노광 및 현상하여 상기 질화막(3)의 일부를 노출시키는 패턴을 형성한다.First, as shown in FIG. 1A, an oxide film 2 and a nitride film 3 are sequentially deposited on the upper surface of the substrate 1, and a photoresist 4 is deposited on the upper surface of the nitride film 3. Exposure and development are performed to form a pattern that exposes a portion of the nitride film 3.
이때, 노출되는 질화막(3)의 면적은 사진식각공정을 통해 정의할 수 있는 범위내이며, 그 면적을 그 사진식각공정에 의해 정의할 수 있는 면적보다 좁게 형성할 수 없다.At this time, the area of the nitride film 3 exposed is within the range that can be defined through a photolithography process, and the area cannot be formed narrower than the area that can be defined by the photolithography process.
그 다음, 도1b에 도시한 바와 같이 상기 포토레지스트(4) 패턴을 식각마스크로 사용하는 식각공정으로, 상기 질화막(3)을 식각하여 그 하부의 산화막(2)을 노출시키고, 그 노출된 산화막(2)을 식각하여 그 하부의 기판(1)을 노출시킨다.Next, as shown in FIG. 1B, in the etching process using the photoresist 4 pattern as an etching mask, the nitride film 3 is etched to expose the lower oxide film 2 and the exposed oxide film. (2) is etched to expose the substrate 1 underneath.
이때, 상기 기판(1)의 노출면은 상기 포토레지스트(4) 패턴에 의해 노출되는 질화막(3)의 면적과 동일하다.In this case, the exposed surface of the substrate 1 is equal to the area of the nitride film 3 exposed by the photoresist 4 pattern.
그 다음, 상기 포토레지스트(4)를 제거하고, 상기 질화막(3)을 식각마스크로 하는 식각공정으로 상기 노출된 기판(1)을 소정깊이로 식각하여 상기 기판(1)에 트랜치를 형성한다.Next, the photoresist 4 is removed, and the exposed substrate 1 is etched to a predetermined depth by an etching process using the nitride film 3 as an etching mask to form a trench in the substrate 1.
그 다음, 상기 형성된 트랜치에 얇은 산화막(5)을 형성하여, 상기 기판(1)의 식각공정에 의한 기판(1)의 손상을 복원하게 된다.Thereafter, a thin oxide film 5 is formed in the formed trench to restore damage to the substrate 1 by an etching process of the substrate 1.
그 다음, 상기 산화막(5)과 질화막(3)의 상부전면에 두꺼운 산화막(6)을 증착한다. 이때의 산화막(6)의 두께는 상기 트랜치가 모두 채워질 정도로 두꺼워야한다.Then, a thick oxide film 6 is deposited on the upper surfaces of the oxide film 5 and the nitride film 3. At this time, the thickness of the oxide film 6 should be thick enough to fill all the trenches.
그 다음, 도1c에 도시한 바와 같이 상기 산화막(6)을 평탄화하여 상기 질화막(3)의 상부전면을 노출시키고, 그 노출된 질화막(3)을 선택적으로 식각하여, 그 하부의 산화막(2)을 노출시키며, 상기 질화막(3)의 사이에 위치하는 산화막(6)을 평탄화하여 상기 기판(1)에 형성한 트랜치 내에 위치하는 분리구조를 형성하게 된다.Next, as shown in FIG. 1C, the oxide film 6 is planarized to expose the upper front surface of the nitride film 3, and the exposed nitride film 3 is selectively etched to expose the lower oxide film 2 below. The oxide film 6 positioned between the nitride film 3 is planarized to form a separation structure located in the trench formed in the substrate 1.
상기한 바와 같이 종래 반도체 장치의 분리구조 형성방법은 사진식각공정에 의해 기판에 트랜치를 형성하고, 그 트랜치 내에 위치하는 분리구조를 형성함으로써, 사진식각공정으로 정의될 수 없는 미세구조의 분리구조를 형성할 수 없으며, 이에 따라 반도체 장치의 집적도가 상대적으로 감소하는 문제점이 있었다.As described above, a method of forming a separation structure of a semiconductor device according to the related art forms a trench in a substrate by a photolithography process, and forms a separation structure located in the trench, thereby forming a separation structure of a microstructure that cannot be defined by a photolithography process. There is a problem that can not be formed, thereby reducing the degree of integration of the semiconductor device relatively.
이와 같은 문제점을 감안한 본 발명은 사진식각공정으로 정의할 수 없는 미세패턴의 분리구조를 제조할 수 있는 반도체 장치의 분리구조 형성방법을 제공함에 그 목적이 있다.It is an object of the present invention to provide a method for forming a separation structure of a semiconductor device capable of manufacturing a separation structure of a fine pattern which cannot be defined by a photolithography process.
도1a 내지 도1c는 종래 반도체 장치의 분리구조 제조공정 수순단면도.1A to 1C are cross-sectional views of a process for manufacturing a separate structure of a conventional semiconductor device.
도2a 내지 도2f는 본 발명 반도체 장치의 분리구조 제조공정 수순단면도.2A to 2F are cross-sectional views of a process for manufacturing a separate structure of the semiconductor device of the present invention.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
1:기판 2,4,9:산화막1: substrate 2, 4, 9: oxide film
3:에피층 5:질화막3: epilayer 5: nitride film
6:반사방지막 7:포토레지스트6: Antireflection film 7: Photoresist
8:측벽 10:절연막8: side wall 10: insulating film
상기와 같은 목적은 기판의 상부에 제 1산화막, 에피층, 제 2산화막, 질화막을 순차적으로 증착하고, 사진식각공정을 통해 상기 질화막과 제 2산화막의 일부를 식각한 후, 그 식각영역의 측면에 측벽을 형성하는 미세패턴 마스크 형성단계와; 상기 측벽과 질화막을 식각마스크로 사용하는 식각공정으로 상기 에피층을 식각하고, 상기 질화막과 제 2산화막을 제거하는 버퍼층 노출단계와; 상기 에피층을 식각마스크로 사용하는 식각공정으로 상기 기판에 트랜치를 형성하고, 그 에피층과 트랜치의 상부전면에 절연막을 증착한 후, 그 절연막을 평탄화하여 상기 에피층을 노출시킨 다음, 그 에피층을 제거하고, 절연막을 다시 평탄화하여 상기 트랜치 내에 위치하는 분리구조를 형성하는 분리구조 형성단계로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above object is to sequentially deposit the first oxide film, the epi layer, the second oxide film, and the nitride film on the substrate, and after etching a part of the nitride film and the second oxide film through a photolithography process, the side of the etching region Forming a micro pattern mask on the sidewalls; A buffer layer exposing step of etching the epi layer and removing the nitride layer and the second oxide layer by an etching process using the sidewalls and the nitride layer as an etching mask; In the etching process using the epitaxial layer as an etching mask, a trench is formed in the substrate, an insulating film is deposited on the epitaxial layer and the upper surface of the trench, and then the insulating film is flattened to expose the epitaxial layer, and then the epitaxial layer is exposed. It is achieved by forming a separation structure forming step of removing the layer and flattening the insulating film again to form a separation structure located in the trench, which will be described in detail with reference to the accompanying drawings.
도2a 내지 도2f는 본 발명 반도체 장치의 분리구조 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 산화막(2), 에피층(3), 산화막(4), 질화막(5) 및 반사방지막(6)을 순차적으로 형성하고, 상기 반사방지막(6)의 상부일부를 노출시키는 포토레지스트(7) 패턴을 형성하는 단계(도2a)와; 상기 포토레지스트(7) 패턴을 식각마스크로 사용하는 식각공정으로 상기 노출된 반사방지막(6)을 식각하고, 그 하부의 질화막(5)과 산화막(4)을 순차적으로 식각하여 상기 에피층(3)의 상부일부를 노출시키는 단계(도2b)와; 상기 포토레지스트(7) 패턴과 반사방지막(6)을 차례로 제거한 후, 상기 질화막(5)과 산화막(4)의 식각부 측면에 측벽(8)을 형성한 후, 그 측벽(8)과 질화막(6)을 식각마스크로 사용하는 식각공정으로 상기 노출된 에피층(3)을 식각하여 그 하부의 산화막(2)을 노출시키는 단계(도2c)와; 상기 측벽(8)과 질화막(5) 및 그 하부의 산화막(4)을 제거하여, 상기 에피층(3)을 노출시키고, 그 노출된 에피층(3)을 식각마스크로 사용하는 식각공정으로 상기 노출된 산화막(2)과 그 하부의 기판(1)을 식각하여 트랜치를 형성하는 단계(도2d)와; 상기 트랜치와 에피층(3)의 상부전면에 산화막(9)을 증착하고, 그 산화막(9)의 상부전면에 절연막(10)을 두껍게 증착하는 단계(도2e)와; 상기에피층(3)의 상부에 증착된 절연막(10)을 식각하여 그 하부의 산화막(9)을 노출시킨 후, 그 산화막(9), 에피층(3)을 모두 제거하고, 상기 절연막(10)을 평탄화하여 상기 트랜치내에 분리구조를 형성하는 단계(도2f)로 구성된다.2A through 2F are cross-sectional views of a process for manufacturing a separate structure of the semiconductor device according to the present invention. As shown therein, an oxide film 2, an epitaxial layer 3, an oxide film 4, and a nitride film 5 are formed on an upper portion of the substrate 1. ) And forming an antireflection film 6 in sequence, and forming a photoresist 7 pattern exposing an upper portion of the antireflection film 6 (FIG. 2A); In the etching process using the photoresist 7 pattern as an etching mask, the exposed anti-reflection film 6 is etched, and the nitride film 5 and the oxide film 4 at the lower portion thereof are sequentially etched to form the epi layer 3. Exposing a portion of the upper portion () of FIG. 2B); After the photoresist 7 pattern and the anti-reflection film 6 are sequentially removed, a sidewall 8 is formed on the side surfaces of the nitride film 5 and the oxide film 4, and then the sidewall 8 and the nitride film ( Etching the exposed epitaxial layer 3 by an etching process using 6) as an etching mask to expose the oxide layer 2 below it (FIG. 2C); The sidewall 8, the nitride film 5, and the oxide film 4 underneath are removed to expose the epi layer 3, and the etching process using the exposed epi layer 3 as an etching mask. Etching the exposed oxide film 2 and the underlying substrate 1 to form a trench (FIG. 2D); Depositing an oxide film (9) on the upper surface of the trench and the epi layer (3), and thickly depositing an insulating film (10) on the upper surface of the oxide film (FIG. 2E); The insulating layer 10 deposited on the epitaxial layer 3 is etched to expose the lower oxide layer 9, and then the oxide layer 9 and the epitaxial layer 3 are all removed, and the insulating layer 10 is removed. ) Is formed to form a separation structure in the trench (FIG. 2F).
이하, 상기와 같이 구성된 본 발명을 좀 더 상세히 설명한다.Hereinafter, the present invention configured as described above will be described in more detail.
먼저, 도2a에 도시한 바와 같이 기판(1)의 상부에 산화막(2)을 증착하고, 그 산화막(2)의 상부에 에피층(3)을 성장시킨 다음, 산화막(4), 질화막(5) 및 반사방지막(6)을 순차적으로 증착한다.First, as shown in FIG. 2A, an oxide film 2 is deposited on the substrate 1, an epitaxial layer 3 is grown on the oxide film 2, and then the oxide film 4 and the nitride film 5 are deposited. ) And the antireflection film 6 are sequentially deposited.
그 다음, 상기 반사방지막(6)의 상부에 포토레지스트(7)를 도포하고, 노광 및 현상하여 상기 반사방지막(6)의 상부일부를 노출시키는 포토레지스트(7) 패턴을 형성한다.Next, a photoresist 7 is applied on the antireflection film 6, and the photoresist 7 is exposed and developed to form a photoresist 7 pattern exposing a portion of the upper portion of the antireflection film 6.
그 다음, 도2b에 도시한 바와 같이 건식식각공정을 통해 상기 노출된 반사방지막(6)을 식각하여 그 하부의 질화막(5)을 노출시킨다.Next, as shown in FIG. 2B, the exposed anti-reflection film 6 is etched through a dry etching process to expose the lower nitride film 5.
그 다음, 상기 노출된 질화막(5)을 식각한 후, 그 질화막(5)의 식각으로 노출되는 산화막(4)을 식각하여 상기 에피층(3)의 상부일부를 노출시킨다.Next, after the exposed nitride film 5 is etched, the oxide film 4 exposed by the etching of the nitride film 5 is etched to expose a portion of the upper portion of the epitaxial layer 3.
그 다음, 도2c에 도시한 바와 같이 상기 포토레지스트(7) 패턴과 반사방지막(6)을 차례로 제거하여 상기 질화막(5)의 상부전면을 노출시킨 후, 질화막을 증착하고, 이를 건식식각하여 상기 질화막(5)과 산화막(4)의 식각부 측면에 측벽(8)을 형성한다.Next, as shown in FIG. 2C, the photoresist 7 pattern and the anti-reflection film 6 are sequentially removed to expose the upper front surface of the nitride film 5, and a nitride film is deposited. Sidewalls 8 are formed on the etched side surfaces of the nitride film 5 and the oxide film 4.
그 다음, 그 측벽(8)과 질화막(6)을 식각마스크로 사용하는 식각공정으로 상기 노출된 에피층(3)을 식각하여 그 하부의 산화막(2)을 노출시킨다. 이와 같은 과정을 통해 상기 에피층(3)이 식각되는 영역은 사진식각공정으로 정의할 수 있는 최소크기 보다 적은 면적을 갖는다.The exposed epitaxial layer 3 is then etched using an etch process using the sidewall 8 and the nitride film 6 as an etch mask to expose the underlying oxide film 2. Through this process, the region where the epi layer 3 is etched has an area smaller than the minimum size that can be defined by the photolithography process.
그 다음, 도2d에 도시한 바와 같이 상기 측벽(8)과 질화막(5) 및 그 하부의 산화막(4)을 제거하여, 상기 에피층(3)을 노출시키고, 그 노출된 에피층(3)을 식각마스크로 사용하는 식각공정으로 상기 노출된 산화막(2)과 그 하부의 기판(1)을 식각하여 트랜치를 형성한다. 이와 같이 형성되는 트랜치는 상기 사진식각공정으로 정의할 수 없는 미세한 패턴이 형성된 에피층(3)을 마스크로 사용하기 때문에 역시 사진식각공정으로 정의할 수 없는 미세한 크기를 갖도록 형성된다. 이와 같은 과정 후에 도면에 나타나지는 않았지만 상기 에피층(3)의 상부전면에 산화막을 증착하여 식각공정에 의해 손상이 발생한 에피층(3)을 안정화시키는 과정을 포함하여 수행하며, 트랜치를 형성한 이후에도 산화막의 증착공정을 통해 트랜치의 형성으로 손상된 기판을 복원한다. 이와 같이 에피층(3)을 사용하는 이유는 상기 질화막(5)의 제거공정에서 기판(1)이 손상되는 것을 방지하기 위한 것이다.Next, as shown in FIG. 2D, the sidewall 8, the nitride film 5, and the oxide film 4 below it are removed to expose the epi layer 3, and the exposed epi layer 3 is exposed. A trench is formed by etching the exposed oxide layer 2 and the substrate 1 under the etch process using the etching mask. The trench formed as described above is formed to have a fine size that cannot be defined by the photolithography process because the epitaxial layer 3 having a fine pattern which cannot be defined by the photolithography process is used as a mask. Although not shown in the drawing after such a process, a process of stabilizing the epi layer 3 damaged by the etching process by depositing an oxide film on the upper surface of the epi layer 3 is performed, even after the trench is formed. Through the deposition process of the oxide film to restore the damaged substrate by the formation of the trench. The reason why the epi layer 3 is used as described above is to prevent the substrate 1 from being damaged in the removal process of the nitride film 5.
그 다음, 도2e에 도시한 바와 같이 상기 트랜치와 에피층(3)의 상부전면에 산화막(9)을 증착하고, 그 산화막(9)의 상부전면에 상기 트랜치를 모두 채울만큼 두꺼운 절연막(10)을 증착한다. 이때, 절연막(10)은 질화막을 증착한다.Next, as shown in FIG. 2E, an oxide film 9 is deposited on the upper surface of the trench and the epi layer 3, and the insulating film 10 is thick enough to fill the trench on the upper surface of the oxide film 9. Deposit. At this time, the insulating film 10 deposits a nitride film.
그 다음, 도2f에 도시한 바와 같이 상기 에피층(3)의 상부에 증착된 절연막(10)을 식각하여 그 하부의 산화막(9)을 노출시킨 후, 그 산화막(9), 에피층(3)을 모두 제거하여, 그 에피층(3)의 하부에 위치하는 산화막(2)을 노출시킨다.Next, as illustrated in FIG. 2F, the insulating film 10 deposited on the epi layer 3 is etched to expose the lower oxide film 9, and then the oxide film 9 and the epi layer 3 are exposed. ) Are removed to expose the oxide film 2 located below the epitaxial layer 3.
그 다음, 상기 잔존하는 절연막(10)을 평탄화하여 상기 트랜치 내에 분리구조를 형성한다.Next, the remaining insulating film 10 is planarized to form a separation structure in the trench.
상기한 바와 같이 본 발명 반도체 장치의 분리구조 형성방법은 기판의 상부에 절연층인 마스크층을 형성하고, 트랜치를 형성하는 사진식각공정에 의한 패턴을 상기 마스크층에 형성한 후, 그 마스크층의 측면에 측벽을 형성하여 사진식각공정으로 정의할 수 있는 패턴의 최소크기보다 작은 패턴을 정의한 후, 그 절연층과 측벽을 식각마스크로 하는 식각공정으로 트랜치를 형성하여, 그 트랜치를 사진식각공정으로 정의할 수 없는 미세패턴으로 형성하여 분리구조의 크기를 줄여 반도체 장치의 집적도를 향상시키는 효과가 있다.As described above, in the method of forming the isolation structure of the semiconductor device of the present invention, a mask layer, which is an insulating layer, is formed on the substrate, and a pattern is formed on the mask layer by a photolithography process of forming a trench, The sidewalls are formed on the side to define a pattern smaller than the minimum size of the pattern that can be defined by the photolithography process. Then, the trench is formed by an etching process using the insulating layer and the sidewalls as an etch mask. By forming an indefinable micropattern, the size of the isolation structure is reduced, thereby improving the integration degree of the semiconductor device.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990017338A KR100319622B1 (en) | 1999-05-14 | 1999-05-14 | Manufacturing method for isolation in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990017338A KR100319622B1 (en) | 1999-05-14 | 1999-05-14 | Manufacturing method for isolation in semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000073800A KR20000073800A (en) | 2000-12-05 |
| KR100319622B1 true KR100319622B1 (en) | 2002-01-05 |
Family
ID=19585506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990017338A KR100319622B1 (en) | 1999-05-14 | 1999-05-14 | Manufacturing method for isolation in semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100319622B1 (en) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100504549B1 (en) * | 2000-12-19 | 2005-08-01 | 주식회사 하이닉스반도체 | Method for Fabricating of Semiconductor Device |
| KR100481557B1 (en) * | 2002-09-07 | 2005-04-07 | 동부아남반도체 주식회사 | Method for making narrow sti by using double nitride etch |
| KR20050031624A (en) * | 2003-09-30 | 2005-04-06 | 동부아남반도체 주식회사 | Method for manufacturing semiconductor devices |
| KR100595859B1 (en) * | 2003-09-30 | 2006-06-30 | 동부일렉트로닉스 주식회사 | Method For Manufacturing Semiconductor Devices |
| CN115223863B (en) * | 2021-04-21 | 2024-05-14 | 长鑫存储技术有限公司 | Method for manufacturing semiconductor structure |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63299361A (en) * | 1987-05-29 | 1988-12-06 | Sony Corp | Manufacture of semiconductor device |
| KR970023993A (en) * | 1995-10-25 | 1997-05-30 | 김광호 | Device Separation Method of Semiconductor Device |
| KR970053423A (en) * | 1995-12-23 | 1997-07-31 | 김주용 | Method for manufacturing device isolation insulating film of semiconductor device |
| KR19990003538A (en) * | 1997-06-25 | 1999-01-15 | 김영환 | Manufacturing method of semiconductor device |
-
1999
- 1999-05-14 KR KR1019990017338A patent/KR100319622B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63299361A (en) * | 1987-05-29 | 1988-12-06 | Sony Corp | Manufacture of semiconductor device |
| KR970023993A (en) * | 1995-10-25 | 1997-05-30 | 김광호 | Device Separation Method of Semiconductor Device |
| KR970053423A (en) * | 1995-12-23 | 1997-07-31 | 김주용 | Method for manufacturing device isolation insulating film of semiconductor device |
| KR19990003538A (en) * | 1997-06-25 | 1999-01-15 | 김영환 | Manufacturing method of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000073800A (en) | 2000-12-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05206261A (en) | Flattebing method for separation of groove in manufacture of integrated circuit | |
| JP4057083B2 (en) | Manufacturing method of semiconductor integrated circuit | |
| US8089153B2 (en) | Method for eliminating loading effect using a via plug | |
| US5981355A (en) | Method of forming isolating region | |
| KR100319622B1 (en) | Manufacturing method for isolation in semiconductor device | |
| US20200279748A1 (en) | Semiconductor structure and formation method thereof | |
| KR100289660B1 (en) | Trench Formation Method for Semiconductor Devices | |
| KR100186514B1 (en) | Isolation method of semiconductor device | |
| KR100313523B1 (en) | Manufacturing method for isolation in semiconductor device | |
| KR100608343B1 (en) | Method for forming isolation region of semiconductor device | |
| KR100842508B1 (en) | Method for manufacturing device isolation layer of semiconductor device | |
| CN112908836B (en) | Semiconductor structure and forming method thereof | |
| KR100345067B1 (en) | Manufacturing method of semiconductor device | |
| KR100338948B1 (en) | Manufacturing method for isolation in semiconductor device | |
| KR100338091B1 (en) | Method for manufacturing semiconductor device | |
| KR100413043B1 (en) | Gate electrode formation method of semiconductor device | |
| KR100256809B1 (en) | Method for forming contact hole in semiconductor device | |
| KR20000021278A (en) | Method for isolating trench device | |
| KR100209279B1 (en) | Method for forming a contact of semiconductor device | |
| KR19980067721A (en) | Method of forming isolation film for semiconductor device | |
| KR100561513B1 (en) | Method of Shallow Trench Isolation In Semiconductor Device | |
| KR100481557B1 (en) | Method for making narrow sti by using double nitride etch | |
| KR100417574B1 (en) | Method for fabricating semiconductor device | |
| KR20000074471A (en) | Manufacturing method for isolation in semiconductor device | |
| KR100700283B1 (en) | Method of fabricating the trench for isolation in semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20051118 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |