KR100315710B1 - Duplication controlling circuit of duplicated processor unit - Google Patents
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Abstract
가. 청구범위에 기재된 발명이 속한 기술분야end. The technical field to which the invention described in the claims belongs
프로세서의 이중화 제어회로에 관한 것이다.It relates to a redundant control circuit of a processor.
나. 발명이 해결하고자 하는 기술적 과제I. The technical problem to be solved by the invention
이중화된 프로세서를 하드웨어적으로 절체를 수행할 수 있는 이중화 제어회로를 제공한다.It provides a redundancy control circuit capable of performing a hardware transfer of the redundant processor.
다. 발명의 해결방법의 요지All. Summary of Solution of the Invention
본 발명은 이중화된 프로세서부의 이중화 제어회로로, 상기 이중화된 각 프로세서부간 통신을 위한 램을 각각의 프로세서부에 구비하며, 상기 이중화된 각 프로세서부간 활동상태시 제어를 위한 주소를 저장하여 출력하는 주소버퍼를 각각의 프로세서부에 구비하고, 상기 이중화된 각 프로세서부간 활동상태시 제어를 위한 데이터를 저장하여 출력하는 데이터 버퍼를 각각의 프로세서부에 구비하며, 상기 각 주소버퍼와 상기 각 데이터 버퍼들은 활동신호에 따라 활성화 상태 및 대기상태를 유지하며, 상기 이중화된 각 프로세서부의 내부에서 발생되는 에러체크 신호와 상대측 이중화 제어 회로로부터 수신되는 신호를 낸드하여 출력하는 낸드 게이트와, 상기 각 프로세서부에 구비된 낸드 게이트의 출력을 활동신호로 사용하며,The present invention relates to a redundant control circuit of a redundant processor unit, comprising: a RAM for communication between each of the redundant processor units, and an address for storing and outputting an address for control in an active state between each of the redundant processor units. A buffer unit for each processor unit, and a data buffer unit for storing and outputting data for control when the dual processor unit is in an active state, and each of the address buffers and the respective data buffers are active. A NAND gate which maintains an activation state and a standby state according to a signal, NAND gates for NAND outputting an error check signal generated inside each of the redundant processor units and a signal received from a counterpart redundant control circuit; The NAND gate output is used as an activity signal,
상기 에러체크 신호는 :The error check signal is:
상기 각 프로세서부의 내부에서 발생하는 하드웨어 에러와, 소프트웨어 에러와, 초기상태 정의에 따른 신호를 논리합한 신호임을 특징으로 한다.The hardware error, the software error, and the signal according to the initial state definition generated in each of the processor unit is characterized in that the signal.
라. 발명의 중요한 용도la. Important uses of the invention
이중화된 프로세서부의 이중화 제어 및 절체시에 사용한다.Used for redundancy control and transfer of the redundant processor unit.
Description
본 발명은 이중화 제어회로에 관한 것으로, 특히 프로세서의 이중화 제어회로에 관한 것이다.The present invention relates to a redundancy control circuit, and more particularly, to a redundancy control circuit of a processor.
통상적으로 전송 시스템 중 FLC-D의 규격상에 프로세서부를 이중화하는데는 기존의 로컬 버스(LOCAL-BUS)의 구조에서 상호간 제어 정보를 공유하고 또한 활성화(ACTIVE)와 준비(STAND BY)상태를 처리하는 조건을 만족하는 회로가 구현되어 있다. 활성화 상태의 조건은 일단 에러(ERROR)가 없는 조건으로 상대측의 프로세서가 에러 상태이거나 상대측 프로세서가 에러가 없는 상태일 경우 우선순위가 높은 측에서 활성화 상태를 가진다. 이와 같은 이중화 방법은 소프트웨어적으로 절체를 수행함으로 절체 타임(TIME)을 만족시키기 어렵고, 소프트웨어의 다운이 발생하는 경우 절체를 보장할 수 없는 문제가 있다.Generally, in the transmission system, the processor unit is duplicated according to the specification of FLC-D. In the existing LOCAL-BUS structure, the control information is shared and the active and standby states are processed. A circuit that satisfies the condition is implemented. The condition of the activation state is a condition in which there is no error (ERROR). When the processor of the counterpart is in an error state or the processor of the counterpart is in an error-free state, the priority state is activated on the high priority side. Such a duplication method is difficult to satisfy the transfer time (TIME) by performing the transfer in software, there is a problem that can not be guaranteed when the software is down.
또한 활성화 상태의 프로세서부와 대기상태의 프로세서부간 정보를 공유함에 있어서 별도의 버스 라인을 사용함으로 프로세서간 통신을 처리하여 백플레인의 많은 라인을 사용하게 되는 문제가 있다. 이와 같이 백플레인의 라인을 많이 사용함으로 라인의 정리 및 보드의 실장에 많은 공간을 사용하게 됨은 물론 보드를 교체할 경우 어려움이 있으며, 또한 많은 라인은 노이즈를 제공하는 원인이 되어 다운시 절체의 신뢰성을 더욱 저하시키는 문제가 있었다.In addition, in sharing information between the processor unit in the active state and the processor unit in the standby state, there is a problem in that many lines of the backplane are used by processing communication between processors by using a separate bus line. By using a lot of lines on the backplane like this, a lot of space is used for line arrangement and board mounting, and it is difficult to replace the board. Also, many lines cause noise to provide reliability in downtime. There was a problem of further deterioration.
따라서 본 발명의 목적은 소프트웨어적인 절체와 함께 하드웨어적인 절체를 수행할 수 있는 이중화된 프로세서부의 이중화 제어회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a redundancy control circuit for a redundant processor unit capable of performing a hardware changeover with a software changeover.
상기한 목적을 달성하기 위한 본 발명은 이중화된 프로세서부의 이중화 제어회로로, 상기 이중화된 각 프로세서부간 통신을 위한 램을 각각의 프로세서부에 구비하며, 상기 이중화된 각 프로세서부간 활동상태시 제어를 위한 주소를 저장하여 출력하는 주소버퍼를 각각의 프로세서부에 구비하고, 상기 이중화된 각 프로세서부간 활동상태시 제어를 위한 데이터를 저장하여 출력하는 데이터 버퍼를 각각의 프로세서부에 구비하며, 상기 각 주소버퍼와 상기 각 데이터 버퍼들은 활동신호에 따라 활성화 상태 및 대기상태를 유지하며, 상기 이중화된 각 프로세서부의 내부에서 발생되는 에러체크 신호와 상대측 이중화 제어 회로로부터 수신되는 신호를 낸드하여 출력하는 낸드 게이트와, 상기 각 프로세서부에 구비된 낸드 게이트의 출력을 활동신호로 사용하며,The present invention for achieving the above object is a redundancy control circuit for the redundant processor unit, the RAM for each communication between the redundant processor unit is provided in each processor unit, for the control when the active state between each of the redundant processor unit Each processor unit includes an address buffer for storing and outputting an address, and a data buffer for storing and outputting data for control when the dual processor unit is in an active state. And each of the data buffers maintains an activation state and a standby state according to an activity signal, and a NAND gate for NAND outputting an error check signal generated inside each of the redundant processor units and a signal received from a counterpart redundant control circuit. An output of the NAND gate provided in each processor unit is used as an activity signal. And for,
상기 에러체크 신호는 :The error check signal is:
상기 각 프로세서부의 내부에서 발생하는 하드웨어 에러와, 소프트웨어 에러와, 초기상태 정의에 따른 신호를 논리합한 신호임을 특징으로 한다.The hardware error, the software error, and the signal according to the initial state definition generated in each of the processor unit is characterized in that the signal.
도 1은 본 발명의 바람직한 실시예에 따라 이중화된 프로세서부의 이중화 제어를 위한 회로도.1 is a circuit diagram for redundancy control of a redundant processor unit according to a preferred embodiment of the present invention.
이하 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 바람직한 실시예에 따라 이중화된 프로세서부의 이중화 제어를 위한 회로도이다. 이하 도 1을 참조하여 이중화된 프로세서부의 이중화 제어를 위한 구성 및 동작을 상세히 설명한다.1 is a circuit diagram for redundancy control of a redundant processor unit according to a preferred embodiment of the present invention. Hereinafter, a configuration and an operation for redundancy control of the redundant processor unit will be described in detail with reference to FIG. 1.
왼쪽의 프로세서부는 제1램(11)을 구비하며, 오른쪽의 프로세서부는 제2램(21)을 구비한다. 상기 제1램(11) 및 제2램(21)은 디피램(DPRAM)으로 구성되며, 유니트간 통신을 위한 통신용 메모리로 사용된다. 그리고 상기 제1램(11) 및 제2램(21)은 준비상태를 위한 준비신호를 수신하는 단을 구비한다. 또한 상기 제1램(11)과 제2램(21)간은 두 개의 버스로 연결되어 있다. 왼쪽의 프로세서부는 제1주소 버퍼(12)와 제1데이터 버퍼(13)를 구비하며, 오른쪽의 프로세서부는 제2주소 버퍼(22)와 제2데이터 버퍼(23)를 구비한다. 상기 제1주소 버퍼(12)와 제2주소 버퍼(22)는 상기 장치의 외부 유니트(UNIT)를 제어하기 위한 주소 버퍼로 활성화 상태로된 프로세서부에서만 주소가 출력되고 준비상태의 프로세서부에서는 대기상태로 유지된다. 또한 상기 제1데이터 버퍼(13)와 제2데이터 버퍼(23)는 외부의 유니트를 제어하기 위한 데이터를 저장하기 위한 버퍼로 활성화 상태의 프로세서부로부터만 데이터가 출력되며, 준비상태의 프로세서부에서는 대기상태로 유지된다. 또한 상기 제1주소 버퍼(12)와 제2주소 버퍼(22)는 상호간 버스로 연결됨과 동시에 백플레인(80)을 통해 하나의 출력을 내도록 구성되어 있고, 상기 제1데이터 버퍼(13)와 상기 제2데이터 버퍼(23)도 상호간 버스로 연결됨과 동시에 백플레인(80)을 통해 하나의 출력을 내도록 구성되어 있다.The processor unit on the left side includes a first ram 11, and the processor unit on the right side includes a second ram 21. The first RAM 11 and the second RAM 21 are configured as DPRAM, and are used as a communication memory for communication between units. The first ram 11 and the second ram 21 are provided with stages for receiving a ready signal for a ready state. In addition, the first ram 11 and the second ram 21 are connected by two buses. The processor unit on the left includes a first address buffer 12 and a first data buffer 13, and the processor unit on the right includes a second address buffer 22 and a second data buffer 23. The first address buffer 12 and the second address buffer 22 are address buffers for controlling an external unit (UNIT) of the device. Stays in the state. In addition, the first data buffer 13 and the second data buffer 23 are buffers for storing data for controlling an external unit, and data is output only from an active processor unit. It stays on standby. In addition, the first address buffer 12 and the second address buffer 22 are connected to each other by a bus and configured to output one output through the backplane 80, and the first data buffer 13 and the first The two data buffers 23 are also connected to each other and are configured to output one output through the backplane 80.
그리고 본 발명에 따른 왼쪽 프로세서부의 이중화 제어 회로(14)는 에러체크신호와 오른쪽 프로세서부의 이중화 제어회로의 출력을 수신하여 부정의 논리합을 수행하는 제1낸드 게이트(NAND1)과 상기 제1낸드 게이트의 출력단은 활성화 신호를 수신하는 단과 연결됨과 동시에 제1저항(R1)을 통해 접지된다. 또한 상기 제1낸드 게이트의 출력단은 오른쪽의 프로세서부(24)의 제2낸드 게이트(NAND2)의 입력단에 연결된다. 또한 상기 제2낸드 게이트(NAND2)의 다른 입력단은 에러체크 신호가 입력된다. 이를 통해 상기 두 신호를 수신하여 부정의 논리합하여 출력하는 출력단은 활동신호 단과 연결되며, 동시에 제2저항(R2)를 통해 접지된다. 상기 이중화 제어회로간의 연결은 백플레인(80)을 통해 연결된다. 또한 상기 백플레인(80)은 우선 선택신호를 수신하는 단과 연결되어 있으며, 특정한 하나의 단이 우선순위가 높도록 구성되어 있다.In addition, the redundancy control circuit 14 of the left processor unit according to the present invention receives an error check signal and an output of the right control unit redundancy control circuit and performs a negative OR on the first NAND gate NAND1 and the first NAND gate. The output terminal is connected to the terminal receiving the activation signal and grounded through the first resistor R1. In addition, the output terminal of the first NAND gate is connected to an input terminal of the second NAND gate NAND2 of the processor unit 24 on the right side. In addition, an error check signal is input to the other input terminal of the second NAND gate NAND2. Through this, an output terminal for receiving the two signals and outputting the result of negative logic sum is connected to the activity signal terminal and simultaneously grounded through the second resistor R2. The connection between the redundancy control circuits is connected via the backplane (80). In addition, the backplane 80 is first connected to a stage for receiving a selection signal, and a specific stage is configured to have a high priority.
상기한 구성에 따라 왼쪽의 프로세서부가 우선순위가 있는 즉, 활성화 상태인 경우의 절체 과정을 설명한다. 초기상태에서 양쪽 자체의 에러체크 신호는 모두에러가 없는 상태(HIGH)로 출력된다. 그러므로 왼쪽의 프로세서부가 활성화 상태가 되며, 오른쪽의 프로세서부가 준비상태가 된다. 이때 상기 제1낸드 게이트(NAND1)의 출력은 로우(LOW)가 되며, 이로 인해 제2이중화 제어 회로(24)의 제2낸드 게이트(NAND2)의 제1이중화 제어 회로(14)와 연결되는 단자는 로우신호가 입력된다. 그러면 상기 제2이중화 제어 회로(24)의 제2낸드 게이트(NAND2)의 출력은 하이신호가 출력된다. 그러므로 계속적으로 제1이중화 제어 회로(14)는 활성화 상태를 유지하게 된다. 그러나 제1이중화 제어 회로(14)로 입력되는 에러체크 신호가 로우 상태로 변경되는 경우 제1낸드 게이트(NAND1)의 출력은 하이로 변경된다. 이에 따라 제1이중화 제어 회로(14)의 출력은 활동신호를 수신하는 단에 연결되어 오른쪽 프로세서부를 활성화시킨다. 그러면 제2주소 버퍼(22)와 제2데이터 버퍼(23)는 활성화 상태로 천이하게 되며, 반면에 제1주소 버퍼(12)와 제1데이터 버퍼(13)는 준비상태로 천이하게 된다. 이를 통해 하드웨어적으로 절체가 이루어진다. 또한 상기 에러 체크 신호는 내부에서 하드웨어적인 에러와, 소프트웨어적인 에러 및 초기상태의 정의에 따른 신호를 모두 논리합하여 구하여 진다.According to the above configuration, the switching process in the case where the processor unit on the left has a priority, that is, an activation state will be described. In the initial state, both of the error check signals of the self are output in a state of no error (HIGH). Therefore, the processor unit on the left becomes active and the processor unit on the right becomes ready. At this time, the output of the first NAND gate NAND1 becomes LOW, and thus the terminal connected to the first redundancy control circuit 14 of the second NAND gate NAND2 of the second redundancy control circuit 24. The low signal is input. Then, a high signal is output to the output of the second NAND gate NAND2 of the second redundancy control circuit 24. Therefore, the first redundancy control circuit 14 continues to be activated. However, when the error check signal input to the first redundancy control circuit 14 is changed to the low state, the output of the first NAND gate NAND1 is changed to high. Accordingly, the output of the first redundancy control circuit 14 is connected to the stage for receiving the activity signal to activate the right processor unit. Then, the second address buffer 22 and the second data buffer 23 transition to the active state, while the first address buffer 12 and the first data buffer 13 transition to the ready state. This is a hardware changeover. In addition, the error check signal is obtained by logically combining both a hardware error, a software error, and a signal according to a definition of an initial state.
오른쪽 프로세서부에서 왼쪽의 프로세서부로 절체가 이루어지는 경우는 이와 반대의 과정을 통해 이루어진다.When the transfer from the right processor unit to the left processor unit is performed through the reverse process.
상술한 바와 같이 이중화된 프로세서부를 간단한 회로를 부가함으로써 하드웨어적으로 이중화 제어를 수행할 수 있으며, 이는 절체의 안정성을 높여주는 잇점이 있다.As described above, by adding a simple circuit to the redundant processor unit, the redundancy control can be performed in hardware, which has the advantage of increasing the stability of switching.
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