KR19990050415A

KR19990050415A - Redundancy control device by comparing input / output operation

Info

Publication number: KR19990050415A
Application number: KR1019970069534A
Authority: KR
Inventors: 이미혜; 송광석
Original assignee: 이계철; 한국전기통신공사; 정선종; 한국전자통신연구원
Priority date: 1997-12-17
Filing date: 1997-12-17
Publication date: 1999-07-05
Also published as: KR100258080B1

Abstract

본 발명은 높은 신뢰성과 가용성을 요구하는 시스템에서 주로 사용되는 교환 제어 시스템의 고성능 프로세서 이중화 구조에서 입출력 버스 동기를 기반으로 하는 이중화 제어장치에 관한 것으로서, CPU가 내장되는 프로세서 유니트부와, 프로세서 모듈에서 처리되는 데이터를 저장하는 독립적인 내부 메인 메모리부와, 입출력 버스의 상태를 비교하는 버스 인터페이스부와, 이중화된 프로세서 모듈간의 동기를 위한 공통 시스템 클럭의 생성 및 수신을 위한 시스템 클럭 생성 및 수신부로 이루어진 2개의 프로세서 모듈로 구성된 입출력 동작 비교에 의한 이중화 제어장치를 제공하여, 이중화 프로세서 모듈간의 동기 검사는 물론, 모듈내의 고장이나 입출력 버스 상의 잡음으로 인한 에러를 감지하여 전체 시스템의 성능 저하를 최소화시켜, 고성능 및 고유용성과 고신뢰성등을 유지할 수 있으며, 이중화 보드간의 동기 동작은 입출력 요청이 발생할 경우에만 수행하여 별도의 동기를 위한 OS나 소프트웨어의 오버 헤드가 요구되지 않으므로 전체적인 시스템의 성능을 향상시킬 수 있다.The present invention relates to a redundancy control apparatus based on I / O bus synchronization in a high performance processor redundancy structure of an exchange control system mainly used in a system requiring high reliability and availability. Independent internal main memory to store the processed data, bus interface to compare the state of the input and output bus, and a system clock generation and reception for generating and receiving a common system clock for synchronization between the redundant processor module By providing a redundancy control device by comparing input / output operation consisting of two processor modules, it minimizes performance degradation of the entire system by detecting errors caused by failures in the modules or noise on the I / O bus as well as synchronous check between the redundant processor modules. High performance and high Usability and high reliability can be maintained, and synchronous operation between redundant boards is performed only when I / O requests occur, so the overhead of OS or software for separate synchronization is not required, so the overall system performance can be improved.

Description

Redundancy control device by comparing input / output operation

본 발명은 높은 신뢰성과 가용성을 요구하는 시스템에서 주로 사용되는 교환 제어 시스템의 고성능 프로세서 이중화 구조에서 입출력 버스 동기를 기반으로 하는 이중화 제어장치에 관한 것으로서, 특히, 시스템의 기본 동작 중 하드웨어 장애 및 소프트웨어 에러가 발생했을 때, 주어진 임무를 계속해서 올바르게 수행해 나갈 수 있도록하는 이중화 제어장치에 관한 것이다.The present invention relates to a redundancy control device based on I / O bus synchronization in a high performance processor redundancy structure of an exchange control system mainly used in a system requiring high reliability and availability. In particular, the present invention relates to a hardware failure and software error during basic operation of a system. When a problem occurs, it is about a redundancy control unit that can continue to perform a given task correctly.

오늘날 전체 산업 분야의 급격한 발전은 시스템의 장애들이 과거와 다르게 치명적인 결과와 막대한 재산상의 문제를 초래시킬 수 있다. 이에 병행하여 최근의 시스템들은 고신뢰성, 고유용성, 고안정성, 고성능 및 항상성과 호환성 등을 요구한다. 따라서, 이를 해결하기 위해 이중화 제어 시스템들이 개발되어 사용되고 있고, 하드웨어 가격의 하락으로 경제성 있는 상용 고장 감내 시스템들이 출현하여 여러 분야에서 활용되고 있다. 그러나, 보다 나은 고장 감내 시스템에 대한 필요성이 정보화 시대의 출현과 더불어 급속히 증대하고 있으며 이에 대한 연구도 활발히 진행되고 있다.The rapid development of the entire industry today can cause catastrophic consequences and enormous property problems, unlike the past. In parallel, recent systems require high reliability, high availability, high stability, high performance, and homeostasis. Therefore, in order to solve this problem, redundant control systems have been developed and used, and economical commercial fault tolerance systems have emerged and are utilized in various fields due to a drop in hardware prices. However, the necessity for a better fault tolerance system is rapidly increasing with the advent of the information age, and research on this is being actively conducted.

종래에는 이중화 된 두 프로세서 모듈이 서로 상이한 상태로 동작되므로 메모리 내용 변경시에 활성화측 프로세서의 제어하에 공통 메모리 액세스 방식이나 비활성화측 메모리에 동시 쓰기와 같은 방법으로 변경된 메모리의 내용을 상호 일치시키는 방식이 주로 적용되었다. 그러나, 상기와 같은 종래의 방식은 활성화 프로세서 모듈 내의 로컬 메모리 처리 속도와 공통 메모리나 비활성화측 메모리 처리 속도간의 차로 인하여 시스템의 성능 저하가 초래되고, 메모리 내용을 변경하는 중에 발생되는 오동작으로 치명적인 영향을 받을 수 있다. 또한, 이중화된 프로세서 모듈간의 동기화를 위한 점검 기능이 CPU 트랜젝션 단위로 요구되어 시스템 전체의 성능을 현저히 저하시키는 단점이 있다.Conventionally, since two redundant processor modules operate in different states, a method of matching the contents of the changed memory with each other by using a common memory access method or a simultaneous write to the inactive memory under the control of the activating processor when the memory contents are changed is difficult. Mainly applied. However, such a conventional method causes a performance degradation of the system due to a difference between the local memory processing speed in the activating processor module and the common memory or the inactive memory processing speed, and has a fatal effect due to a malfunction occurring while changing the memory contents. I can receive it. In addition, a check function for synchronization between the redundant processor modules is required in units of CPU transaction, which significantly reduces the performance of the entire system.

상기 문제점을 해결하기 위해 본 발명은, 공통 클럭에 의해 항상 동일한 작업을 수행하는 두 프로세서 모듈의 입출력 동작시에만 입출력 버스 상에 실리는 정보들을 비교하여 에러 검사를 수행하는 이중화 제어장치를 제공하여, 이중화 프로세서 모듈간의 동기 검사와, 모듈내의 고장이나 입출력 버스 상의 잡음으로 인한 에러를 감지하여 전체 시스템의 성능 저하가 최소화될 수 있는 고성능 및 고유용성과 고신뢰성등을 유지하는데 그 목적이 있다.In order to solve the above problems, the present invention provides a redundancy control device for performing an error check by comparing information carried on the input / output bus only during the input / output operation of two processor modules that always perform the same task by a common clock. The purpose of the present invention is to maintain high performance, high availability and high reliability, which can minimize the performance degradation of the entire system by detecting errors caused by failures in the modules or noise on the I / O bus.

도 1 은 본 발명에 따른 이중화 제어 장치의 전체 구성도,1 is an overall configuration diagram of a redundancy control device according to the present invention,

도 2 는 도 1 의 버스 인터페이스부의 상세 구조도.FIG. 2 is a detailed structural diagram of a bus interface unit of FIG. 1. FIG.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

10 : 프로세서 모듈 11 : 프로세서 유니트부10: processor module 11: processor unit

12 : 메인 메모리부 13 : 클럭 생성 및 수신부12: main memory unit 13: clock generation and reception unit

100 : 버스 인터페이스부 110 : 신호 변환부100: bus interface unit 110: signal conversion unit

111 : 시스템/입출력 버스 신호 변환부111: system / input / output bus signal converter

112 : 입출력/시스템 버스 신호 변환부112: I / O system signal converter

120 : 마스터부120: master unit

21, 131 : 입출력 모듈 액세스 정보 저장부21, 131: I / O module access information storage unit

122 : 정보 출력부 130 : 체커부122: information output unit 130: checker unit

132 : 입출력 정보 수신부 133 : 데이터 비교부132: input and output information receiving unit 133: data comparison unit

140 : 데이터 수신부 141 : 입출력 모듈 출력 데이터 수신부140: data receiving unit 141: input / output module output data receiving unit

142 : 패리티 점검부 143 : 수신 데이터 전달부142: parity check unit 143: reception data transfer unit

200 : 외부 입출력 모듈200: external input / output module

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 1 은 본 발명에 따른 이중화 제어 장치의 전체 구성도로서, 이중화된 2개의 프로세서 모듈로 이루어지며, 각 프로세서 모듈은 CPU가 내장되는 프로세서 유니트부(11)와, 프로세서 모듈에서 처리되는 데이터를 저장하는 독립적인 내부 메인 메모리부(12)와, 입출력 버스의 상태를 비교하는 버스 인터페이스부(100)와, 이중화된 프로세서 모듈간의 동기를 위한 공통 시스템 클럭의 생성 및 수신을 위한 시스템 클럭 생성 및 수신부(13)로 구성된다.1 is an overall configuration diagram of a redundancy control device according to the present invention, which is composed of two redundant processor modules, each processor module storing a processor unit 11 having a CPU therein and data processed by the processor module. A system clock generation and reception unit for generating and receiving a common system clock for synchronization between an independent internal main memory unit 12, a bus interface unit 100 comparing the states of an input / output bus, and a redundant processor module ( 13).

상기와 같이 구성된 이중화 제어 장치의 동작을 살펴보면 다음과 같다.The operation of the redundant control device configured as described above is as follows.

먼저, 프로세서 유니트(11)로부터 입출력 모듈 읽기 동작시에는 두 프로세서 모듈에서 동시에 데이터 수신이 이루어지고 쓰기 동작시에는 활성화 모듈에서만 버스 인터페이스부(100)를 통해 데이터가 출력되며 비활성화 모듈에서는 버스 인터페이스부(100)를 통해 활성화 모듈에서 출력한 데이터와 제어 신호를 수신하여 자신의 정보들과 비교하여 동기 및 에러를 점검한다. 그리고, 활성화 모듈의 클럭 생성 및 수신부(13)에서는 이중화된 프로세서 모듈간의 동기를 위한 공통 시스템 클럭을 공급하고, 비활성화 모듈의 클럭 생성 및 수신부(13)에서는 이를 수신하여 자체의 시스템 클럭으로 사용하여 동일 클럭에 의해 항상 같은 작업이 이루어지도록 한다.First, during the read operation of the input / output module from the processor unit 11, data is received by both processor modules at the same time. In the write operation, data is output through the bus interface unit 100 only from the activation module. In step 100), data and control signals output from the activation module are received and compared with their information to check for synchronization and errors. In addition, the clock generation and reception unit 13 of the activation module supplies a common system clock for synchronization between the redundant processor modules, and the clock generation and reception unit 13 of the deactivation module receives the same and uses it as its own system clock. Make sure the clock does the same thing all the time.

따라서, 두 프로세서 모듈은 정상적인 상태에서는 항상 동일한 동작을 동시에 수행하며 입출력 동작 시에만 활성화 프로세서 모듈에서 입출력 버스로 데이터를 출력하고, 비활성화 프로세서 모듈은 입출력 버스 상에 출력되는 데이터 및 어드레스를 자신이 가지고 있는 정보와 비교하여 두 모듈간의 동기를 검사한다. 즉, 활성화 프로세서 모듈은 외부 입출력 모듈(200)로의 실제적인 데이터 전송을 책임지며, 단일 프로세서 모듈 상태를 포함한 비정상 이중화 프로세서 모듈 상태로부터 정상 이중화 프로세서 모듈 상태로의 천이시 주관적인 역할을 담당한다. 한편, 두 프로세서 모듈들 중 한 모듈에 고장이 발견되었을 경우에는 나머지 프로세서 모듈은 split mode 상태로 천이 되어 단일 프로세서 모듈로 동작될 수 있도록 필요한 조치를 취한다. 이러한 조치 후에는 단일 프로세서 상태로 천이 되고 이때 실제적으로 동작되는 프로세서 모듈은 활성화 프로세서 모듈의 기능을 갖는다.Therefore, the two processor modules always perform the same operation simultaneously under normal conditions, and output data from the active processor module to the I / O bus only during the I / O operation, and the inactive processor module has its own data and address output on the I / O bus. The synchronization between the two modules is checked against the information. That is, the active processor module is responsible for the actual data transmission to the external input / output module 200, and plays a subjective role in the transition from the abnormal redundant processor module state including the single processor module state to the normal redundant processor module state. On the other hand, if a fault is found in one of the two processor modules, the remaining processor module transitions to the split mode and takes necessary measures to operate as a single processor module. After this action, the processor module transitions to a single processor state where the actual operating module has the function of an active processor module.

도 2 는 도 1 의 버스 인터페이스부의 상세 구조도로서, 프로세서 유니트부(11)에서 동기 방식으로 운용되는 시스템 버스 신호들을 외부 입출력 모듈(200)과의 데이터 교환시 비동기 방식으로 운용되는 입출력 버스 신호들로 변환하여 주는 신호 변환부(110)와, 외부 입출력 시스템으로의 출력을 담당하는 마스터(master)부(120)와, 상기 마스터부(120)에 의해 입출력 버스에 전달된 데이터 및 제어 신호를 수신하여 자신이 저장한 값과 비교 검증하는 체커(checker)부(130)와, 입출력 모듈(200)로부터 데이터를 수신하는 데이터 수신부(140)로 구성된다.FIG. 2 is a detailed structural diagram of the bus interface of FIG. 1, in which system bus signals operated synchronously in the processor unit 11 are input / output bus signals operated asynchronously when exchanging data with the external input / output module 200. Receives the signal conversion unit 110 for converting, the master unit 120 in charge of output to the external input and output system, and the data and control signals transmitted to the input and output bus by the master unit 120 The checker unit 130 compares and checks the stored value thereof, and the data receiver 140 receives data from the input / output module 200.

그리고, 상기 신호 변환부(110)는, 동기식으로 운용되는 모든 시스템 버스 신호를 전달받아 비동기식 입출력 버스 신호로 변환하여 입출력 모듈(200)과의 통신이 이루어지도록 하는 시스템/입출력 버스 신호 변환부(111)와, 입출력 모듈(200)로부터 수신된 데이터를 동기식으로 운용되는 시스템 버스 신호로 변환하여 메인 메모리로 전송하는 입출력/시스템 버스 신호 변환부(112)로 구성되고, 상기 마스터부(120)는, 상기 신호 변환부(110)로부터 전달된 정보를 저장하는 입출력 모듈 액세스 정보 저장부(121)와, 외부 입출력 모듈(200)로 전송하고자 하는 데이터를 입출력 버스에 출력하는 정보 출력부(122)로 구성되며, 상기 체커부(130)는, 신호 변환부(110)로부터 전달된 정보를 저장하는 입출력 모듈 액세스 정보 저장부(131)와, 상기 마스터부(120)가 입출력 버스로 출력한 외부 입출력 모듈(200)로 전송하고자 하는 데이터를 수신하는 입출력 정보 수신부(132)와, 상기 입출력 모듈 액세스 정보 저장부(131)에 저장된 정보와 상기 입출력 정보 수신부(132)에서 수신한 정보를 비교하는 데이터 비교부(133)로 구성된다. 그리고, 상기 데이터 수신부(140)는, 입출력 버스상에 실린 데이터를 수신하는 입출력 모듈 출력 데이터 수신부(141)와, 상기 입출력 모듈 출력 데이터 수신부(141)에서 수신한 데이터로부터 패리티를 검사하여 입력된 데이터의 에러 유무를 점검하는 패리티 점검부(142)와, 상기 패리티 점검부(142)에서 에러가 없는 경우 신호 변환부(110)의 입출력/시스템 버스 신호 변환부(112)로 수신 데이터를 출력하는 수신 데이터 전달부(143)로 구성된다.The signal converter 110 receives all system bus signals that are operated synchronously, converts them into asynchronous I / O bus signals, and communicates with the I / O module 200 to perform communication with the I / O module 200. ) And an input / output / system bus signal conversion unit 112 for converting data received from the input / output module 200 into a system bus signal operated synchronously and transmitting the same to the main memory, wherein the master unit 120 includes: I / O module access information storage unit 121 for storing the information transmitted from the signal conversion unit 110 and the information output unit 122 for outputting data to be transmitted to the external I / O module 200 to the I / O bus. The checker unit 130 includes an input / output module access information storage unit 131 for storing information transmitted from the signal conversion unit 110, and the master unit 120 outputs the input / output bus. The input / output information receiver 132 for receiving data to be transmitted to an external input / output module 200 and the information stored in the input / output module access information storage unit 131 and the information received by the input / output information receiver 132 are compared. The data comparator 133 is provided. The data receiver 140 checks the parity from the input / output module output data receiver 141 for receiving data loaded on the input / output bus and the data received by the input / output module output data receiver 141 and inputs the data. A parity check unit 142 for checking whether an error is detected in the parity check unit 142 and outputting received data to the input / output / system bus signal converting unit 112 of the signal converter 110 when there is no error in the parity check unit 142. It is composed of a data transfer unit 143.

상기와 같이 구성된 버스 인터페이스부(100)의 동작을 살펴보면 다음과 같다.The operation of the bus interface unit 100 configured as described above is as follows.

신호 변환부(110)는 입출력 모듈 액세스시 시스템/입출력 버스 신호 변환부(111)를 통해 동기식으로 운용되는 모든 시스템 버스 신호를 전달받아 비동기식 입출력 버스 신호로 변환하여 입출력 모듈(200)과의 통신이 이루어지도록 한다. 그리고, 이중화된 프로세서 모듈로부터 외부 입출력 모듈(200)로 데이터를 출력할 경우에는 두 모듈 중 한 모듈이 마스터로 동작하게 되어 신호 변환부(111)로부터 전달된 정보를 마스터부(120)의 입출력 모듈 액세스 정보 저장부(121)에 저장한 후, 정보 출력부(122)를 통해 외부 입출력 모듈(200)로 전송하고자 하는 데이터를 입출력 버스에 출력하게 된다. 이때, 각 모듈의 체커(checker)부(130)는 상기 신호 변환부(110)로부터 출력된 데이터를 입출력 모듈 액세스 정보 저장부(131)에 저장하고, 입출력 정보 수신부(132)를 통해 마스터부(120)에 의해 입출력 버스 상에 출력되는 데이터를 수신한 후, 상기 입출력 정보 수신부(132)에서 수신한 데이터와 입출력 모듈 액세스 정보 저장부(131)에 저장된 데이터를 비교 검증하는데, 서로 상이한 상태로 인식될 경우, 프로세서 모듈의 동기가 맞지 않거나 어느 한 프로세서 모듈이 오동작중인 것으로 판단하여 프로세서 유니트부(11)로 알려주어 수행중인 일을 중단하고, 각 모듈들은 자체 진단 모드로 들어간다. 자체 진단에서 고장이 발견되면 입출력 버스의 상태 신호를 통해 상대편 모듈로 이 사실을 통보하고 자신을 입출력 버스로부터 단절시킨다. 상대편 모듈은 상태 신호를 확인하고 단일 모듈로 동작할 준비를 완료한 후, 고장난 모듈이 고장 복구 동작에 들어 갈 수 있도록 만들고 자신은 단일 모듈로서 수행중인 작업을 계속 진행한다. 데이터 수신부(140)는 외부 입출력 모듈(200)로부터 데이터가 입력되는 경우, 입출력 모듈 출력 데이터 수신부(141)를 통해 입출력 버스상에 실린 데이터를 수신하고, 패리티 점검부(142)를 통해 패리티 검사를 통해 입력된 데이터의 에러 유무를 점검한다. 상기 패리티 점검부(142)의 검사 결과 에러가 없는 경우 수신 데이터 전달부(143)를 통해 신호 변환부(110)의 입출력/시스템 버스 신호 변환부(112)로 수신 데이터를 전달하여 메인 메모리로 전송한다. 그러나, 하나 이상의 모듈로부터 패리티 에러가 검출되면 각 모듈별로 자기 진단을 수행하며 점검 결과 이상이 발견되지 않을 경우 활성화 모듈은 입출력 모듈(200)로 데이터의 재전송을 요청하고 수행중인 동작을 재계하며, 이상이 발견되는 경우 고장 발생을 감지한 모듈은 입출력 버스의 상태 신호를 통해 상대편 모듈로 이 사실을 통보하고 자신을 입출력 버스로부터 단절시킨다. 상대편 모듈은 상태 신호를 확인하고 필요에 따라 활성화 상태로 변환된 후 수신된 데이터를 자신의 메인 메모리에 저장한다. 이외에도 비동기적으로 동작하는 입출력 버스 동작 중 지정된 시간내에 응답 신호가 없는 경우도 에러로 간주하여 상기 동작을 수행한다.The signal converter 110 receives all system bus signals operated synchronously through the system / input / output bus signal converter 111 when the input / output module is accessed, converts them into asynchronous input / output bus signals, thereby communicating with the input / output module 200. To be done. In addition, when outputting data from the redundant processor module to the external input / output module 200, one of the two modules operates as a master, and the information transmitted from the signal converter 111 is input / output module of the master unit 120. After storing in the access information storage unit 121, the data to be transmitted to the external input / output module 200 through the information output unit 122 is output to the input / output bus. At this time, the checker unit 130 of each module stores the data output from the signal converter 110 in the input / output module access information storage unit 131 and through the input / output information receiver 132, the master unit ( After receiving data output on the input / output bus by 120, the data received by the input / output information receiving unit 132 and the data stored in the input / output module access information storage unit 131 are compared and verified. If the processor module is not synchronized, or it is determined that one of the processor module is malfunctioning and informs the processor unit 11 to stop the work being performed, each module enters its own diagnostic mode. If a fault is found in the self-diagnosis, the status signal on the I / O bus is notified to the other module and disconnects itself from the I / O bus. After the other module sees the status signal and is ready to operate as a single module, it allows the failed module to enter a failover operation and continues its work as a single module. When data is input from the external I / O module 200, the data receiver 140 receives data loaded on the I / O bus through the I / O module output data receiver 141, and performs parity check through the parity checker 142. Check whether there is an error of data input through If there is no error as a result of the parity checker 142, the received data is transferred to the input / output / system bus signal converter 112 of the signal converter 110 through the received data transmitter 143 and transmitted to the main memory. do. However, if a parity error is detected from one or more modules, self-diagnosis is performed for each module. If no abnormality is found as a result of the check, the activation module requests retransmission of data to the input / output module 200 and resumes the operation being performed. If a fault is found, the module that detects the failure is notified of the fact to the other module through the status signal of the I / O bus and disconnects itself from the I / O bus. The other module checks the status signal, converts it into an active state as necessary, and stores the received data in its main memory. In addition, even if there is no response signal within a predetermined time during the operation of the asynchronous I / O bus, the operation is considered as an error.

상기와 같이 본 발명에 따른 입출력 버스 동기를 기반으로 하는 이중화 제어장치는, 고신뢰성 및 고가용성이 기본적으로 요구되는 초고속 통신망의 서버 시스템이나 고속 프로토콜 처리 시스템 및 비동기 전송 모드 교환 시스템 등의 제어 시스템에 적용할 경우, 정상 상태에서 각 프로세서 모듈은 공통 시스템 클럭에 의해 동작되는 것 이외에는 마치 서로 독립적인 단일 프로세서 모듈에서 동일한 동작을 수행하는 것과 같으므로, 전체적인 시스템의 성능을 향상시킬 수 있고, 이중화 프로세서 모듈간의 동기 검사는 물론 모듈내의 고장이나 입출력 버스상의 잡음으로 인한 에러를 감지하여 전체 시스템의 성능이 저하되는 것을 최소화 할 수 있다.As described above, the redundant control apparatus based on the input / output bus synchronization according to the present invention is applied to a control system such as a server system of a high speed communication network, a high speed protocol processing system, and an asynchronous transmission mode switching system, which basically require high reliability and high availability. When applied, each processor module under normal conditions is like performing the same operation on a single processor module that is independent of each other, except that it is operated by a common system clock, thereby improving the performance of the overall system. In addition to synchronous checks, errors caused by failures in modules or noise on the I / O bus can be detected to minimize performance degradation of the entire system.

본 발명은 CPU가 내장되는 프로세서 유니트부와, 프로세서 모듈에서 처리되는 데이터를 저장하는 독립적인 내부 메인 메모리부와, 입출력 버스의 상태를 비교하는 버스 인터페이스부와, 이중화된 프로세서 모듈간의 동기를 위한 공통 시스템 클럭의 생성 및 수신을 위한 시스템 클럭 생성 및 수신부로 이루어진 2개의 프로세서 모듈로 구성된 입출력 동작 비교에 의한 이중화 제어장치를 제공하여, 이중화 프로세서 모듈간의 동기 검사는 물론, 모듈내의 고장이나 입출력 버스 상의 잡음으로 인한 에러를 감지하여 전체 시스템의 성능 저하를 최소화시켜, 고성능 및 고유용성과 고신뢰성등을 유지할 수 있으며, 이중화 보드간의 동기 동작은 입출력 요청이 발생할 경우에만 수행하여 별도의 동기를 위한 OS나 소프트웨어의 오버 헤드가 요구되지 않으므로 전체적인 시스템의 성능을 향상시킬 수 있다.The present invention provides a common processor for synchronizing a processor unit unit in which a CPU is embedded, an independent internal main memory unit storing data processed by the processor module, a bus interface unit for comparing the states of an input / output bus, and a redundant processor module. Provides a redundancy control device by comparing input / output operation consisting of two processor modules consisting of a system clock generation and reception unit for generation and reception of a system clock. By detecting errors caused by the system, the performance degradation of the entire system can be minimized, and high performance, high availability, and high reliability can be maintained.Synchronous operation between redundant boards is performed only when an I / O request occurs. Since no overhead of It can improve the performance of the overall system.

Claims

In the redundant control device based on the input and output bus synchronization in a redundant structure consisting of two high-performance processor modules in the switching control system,

A processor unit unit 11 in which a CPU is built-in;

An independent internal main memory unit 12 storing data processed by the processor module;

A bus interface unit 100 for comparing the states of the input / output buses;

Redundancy control apparatus by comparing the input and output operation, characterized in that the system clock generation and reception unit 13 for generating and receiving a common system clock for synchronization between the redundant processor module.

The method of claim 1,

The interface unit 100 converts the system bus signals operated in the synchronous manner in the processor unit 11 into I / O bus signals operated in the asynchronous manner when exchanging data with the external input / output module 200. Section 110;

A master unit in charge of outputting to an external input / output system;

A checker unit 130 which receives data and control signals transmitted to the input / output bus by the master unit 120 and compares them with values stored in the master unit 120;

Redundancy control apparatus by comparing the input and output operation, characterized in that consisting of a data receiving unit 140 for receiving data from the external input and output module 200.

The method of claim 2,

The signal converter 110 receives all system bus signals that are operated synchronously, converts them into asynchronous I / O bus signals, and communicates with the I / O module 200 to perform communication with the I / O module 200. ;

The redundancy control device according to the input / output operation comparison, characterized in that the input / output module 200 is composed of an input / output / system bus signal converter 112 for converting the data to the system bus signal to be operated synchronously.

The method of claim 2,

The master unit 120 includes: an input / output module access information storage unit 121 for storing information transmitted from the signal conversion unit 110;

Redundancy control device by comparing the input and output operation, characterized in that consisting of the information output unit 122 for outputting the data to be transmitted to the external input and output module 200 to the input and output bus.

The method of claim 2,

The checker unit 130 includes: an input / output module access information storage unit 131 for storing information transmitted from the signal conversion unit 110;

An input / output information receiver 132 for receiving data to be transmitted to the external input / output module 200 output by the master unit 120 to the input / output bus;

And a data comparing unit (133) for comparing the information stored in the input / output module access information storage unit (131) with the information received by the input / output information receiving unit (132).

The method of claim 2,

The data receiver 140 includes an input / output module output data receiver 141 for receiving data loaded on an input / output bus;

A parity check unit 142 for checking parity of data received by the input / output module output data receiving unit 141 and checking whether an input data has an error;

I / O operation, characterized in that the parity check unit 142 comprises a reception data transfer unit 143 for outputting received data to the input and output / system bus signal conversion unit 112 of the signal conversion unit 110 when there is no error Redundancy control device by comparison.